PLIC-4.2(POSS-PHY L4)V3.x——PL4核心时钟减少方法

描述

一般描述:

PL4时钟需要十二个时钟缓冲器:六个时钟和六个附加时钟输入(SRCFFWCK、SNKFFRCK、RCALLK、TCALCK、TSTATCK和RSTATCK)。

我能做些什么来减少时钟缓冲器的使用?

解决方案

在许多应用中,共享时钟资源可以驱动六个时钟输入。下面的时钟是自然对,并且在典型的应用中,它们可以共享一个共同的时钟域:

SRCFFWCK与SnkFFRClk

RCalck和TCalClk

塔斯坦克和RStatClk

此外,核心通过以下输出提供对其内部时钟的访问:

SysCLKY-GP——SysCLK的1/2频率

RDCLKY-GP——PL4总线输入RDCLK的1/2频率

RSDLKY-GP——RDCLK的1/4)

由PL4总线输入TSCLK驱动的TSLKKYGP

这些时钟输出中的每一个都由全局时钟缓冲器驱动。它们可以连接到用户逻辑或被驱动回内核的时钟输入,而不使用额外的ViTEX II时钟资源。注意,适当的信号输入和输出应该与它们的相关时钟同步和采样(分别)。

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提问于 2018-07-30 09:20:40 +0800

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