3.6 FPGA Express—坏逻辑由Verilog中的一个参数从移位运算符“>”生成

描述

关键词:参数、移位、Verilog、FPGAExpress

紧迫性:标准

一般描述:
FPGA Express在执行未显式定义类型的参数的部分选择时会生成错误的逻辑。

一个简单的测试用例如下:

模块E(out);
输出[2:0];
参数p=(32’H20 & gt;gt;32’d2);
分配=P[3:1 ];
终端模块

解决方案

这个问题是固定在最新的FPGAExpress更新与4.1i服务包2,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
第一个包含FPGA的Express版本是3.3.1版本。
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提问于 2018-07-30 09:18:56 +0800

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