5.1IXILIX2PrimeTime-内部生成时钟在PrimeTimes和TrCE之间没有被分析相同

描述

一般描述:

我的内部时钟在PrimeTimes和TrCE之间有不同的分析。为什么?

解决方案

当从触发器创建时钟时,PrimeTimes用户根据主时钟定义使用CytEyGyEngEngEythCalm命令定义时钟。这就是PrimeTimes如何理解FF的输出是一个时钟。因此,PrimeTimE将计算相对于定义该时钟的主时钟的时钟偏移。使用以下命令:

PrimeTime- PATH型全时钟

来看看时钟延迟是如何通过黄金时段计算的。看起来TA对FF的时钟的定义有不同的理解。这种差异导致了这两种行为。

我认为这两种工具之间的差异是生命的事实之一。由于PrimeTimes不是Xilinx签约STA,所以我们要求用户将PT结果与TRCE结果进行比较,以便确定。这就是我们如何抓住差异。当我们走向签署的时候,我们需要确保黄金时间没有错误地报告违反或隐藏违反与TrCE。例如,我们已经看到了这样的情况,即从主输入到负边触发触发器的路径在TRCE和PrimeTimes中将具有不同的松弛。PrimeTimes可能显示违规,但TrCE将不会由于用于计算松弛的方法。我们正在努力建立PT和TRCE之间的相关性,因为签约状态是一个问题。对于这个特定的测试用例,看起来这种尊重不会导致PT隐藏一个违规或错误报告一个,但是对于其他情况,它可能。我们将记录这个差异暂时,我与凯特就如何解决它从长远来看。

不推荐使用这种类型的时钟产生FPGAs。

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提问于 2018-07-30 09:11:33 +0800

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