3.1I核心生成器-双端口块内存仿真警告:“设计错误:超出范围内存选择Stuffina……”

描述

关键词:核心生成器,COREGEN,双,端口,块,内存,设计错误,OUT,范围,Pultua,Verilog,行为,仿真,XilinxCoreLib

紧迫性:标准

一般描述:
当我用核心发生器双端口块存储器仿真设计时,仿真器报告以下消息:

警告[ STX-RNGDEF]:
/NFS/IbIOpApps/Xilinx/E.30/Vililo/Src/XilinxCuriLb/BLKMEM-
第783行:模块BLKMEMDSPV3V0,实例
AO16F16FIFO32 x32μ1 RS1 1W.UMEM.ST,设计误差:超出范围
在Stuffina内存选择。选择[1 ],但仅定义[0:0]。

解决方案

问题在于Verilog行为模型“BLKMEMDSPV3V2.2.V”和“DP BLK”内存的早期版本。这个问题将被解决。
双端口块存储器V4Y0,它计划在2001年10月下旬在EAYIP1更新中发布。

如果在EAIP1发布之前需要进行修复,请联系Xilinx技术支持:
HTTP://Spop.xILIX.COM/Sputp/CurrExxPress/WebSupp.HTM
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提问于 2018-07-30 09:10:48 +0800

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