VyTEX/-E/-II/-II Pro/-2/-2/-1/- 6,SPARTAN-3/-3E/-3E/-3A-为什么在给定的Bank中所有的“VREF”连接都要绑在同一个电源上?

描述

FPGA家族的数据表指出电压基准(VREF)输入必须来自同一外部源。为什么会这样呢?

解决方案

“VREF”输入是高阻抗节点,对耦合非常敏感。为了正确的系统操作,在这些输入上保持可靠的电压电平是非常重要的。将它们连接到相同的源提供更低的阻抗,并降低了这种风险。

此外,Xilinx建议将“VREF”输入从外部解耦。有关VelTeX器件正确解耦的更多信息,请参阅Xilinx应用说明Xilinx XAPP623):“配电系统(PDS)设计:使用旁路/去耦电容器。”

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提问于 2018-07-30 08:21:19 +0800

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