在POS PHY 3级和FLUBES-4 COREGEN模型(VHDL)后端仿真中看到的61I核心生成器SIMPRIM问题

描述


一般描述:

在包含POS PHY级别3内核或FLUBUS 4内核的设计的后注注释(时序)仿真中,我遇到安装违规。

解决方案


这些内核使用异步时钟。当使用当前仿真模型跨越时钟域时,可以预料到某些设置违反。(模型将被固定在未来版本中。)



目前的工作是关闭对整个设计或只是块RAM实例的时序检查。



若要全局关闭定时检查,请使用MTI VSIM命令行或Verilog XL/NC Verilog命令行中的+NOTIMITCHECKS开关。



为了关闭仅在块RAM实例上的时序检查,在Xilinx生成的后注释网表中添加一个通用映射到RAMB4*和RAMB16*实例如下:



1。在“网表”中搜索“XRAMB4”和“XYRAMB16”的实例。

2。每个XyRAM*实例将以如下方式开始:



X16RAMB16S366S36

通用映射

iNITA A=& x;“000000000”,

iNITSB=& gt;x“000000000”,

……



三。对于每个实例,添加一个新的“TimeCngSon”行,如下所示:



X16RAMB16S366S36

通用映射

TimeCuthon=& gt;false,新增的通用映射

iNITA A=& x;“000000000”,

iNITSB=& gt;x“000000000”,





此属性为特定实例打开定时检查。
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提问于 2018-07-30 08:21:13 +0800

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