我自己写了一个FPGA 的 fifo总有问题,不知道什么原因?问问大家能否解决
我读写 fifo总有问题,不知道什么原因?问问大家能否解决
写入 1、2、3、4、5、6 的数据
读出时 0、1、2、3、4、5
写入的代码如下:
a_wrdata_r <= rxd_buff [wrdata_index + 1];
if(wrdata_index < 16)
begin
wrdata_index <= wrdata_index + 1;
a_wrreq_r <= 1;
end
else begin
wr_state <= 0;
wrdata_index <= 0;
a_wrreq_r <= 0;
rd_flag <= 1;
end
读出的代码如下
txd_buff [rddata_index+1] <= a_rdq;
if(rddata_index < 16)
begin
rddata_index <= rddata_index + 1;
a_rdreq_r <= 1;
end
else
begin
txd_buff [0] <= 'h13;
rd_state <= 0;
a_rdreq_r <= 0;
fifo_to_txd <= 1;
end