3.1i核心生成器——3.1i IP更新3(DYIP3)中的已知问题

描述

关键字:IPIP3、32 IIIPIPUDATE3、发行注释、COREGEN、DA、FIR、滤波器、正弦、余弦、LUT、查找表、VIETEX、加法器、减法器、FD、基于、移位、寄存器、累加器、VIETEX II、块、RAM、存储器、问题、单端口、双端口、块存储器、异步FIFO、释放注释、分发器M埃默里,FFT,32 IIPIPUPDATE3,核心生成器

紧迫性:标准

一般描述:
该应答记录解决了32 IAIPIPUPDATE3中的已知问题(也称为“DYIP3”)。

解决方案

一般已知问题

软件兼容性

DYIP3的IP更新仅与Xilinx核心生成器V3.1i兼容,它包含在联盟V3.1i、基础V3.1i和基础ISE V3.1i软件中。此IP更新也与V3.2i、V3.3i和后续版本兼容。此IP更新不应与任何其他版本的核心生成器(如V2.1i或更早版本)一起使用。

服务包需求

DYIP3已经用Xilinx软件V3.1i和Service PACK 7进行了测试。V3.1i的最新服务包可在:HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新/

以前的IP更新要求

DYIP3更新是累积的,因此,不需要以前的IP更新。如果您是工作站用户,并且已经在系统上安装了3.1IAIPIPUPDATE1(DYIP1),则系统管理员可能需要在安装DYIP3更新之前更改当前核心生成器安装的权限。这可以通过使用以下命令来完成:

CHMOD -R U+W $ Xilinx/ CaleGEN

杂技阅读器要求

必须安装ActoRad阅读器版本4或更高版本才能正确查看核心数据表。AutoBAT软件可以从以下Adobe网站下载:
HTTP://www. ADOB.COM/PROCTS/ACROBAT/Read STEP.HTML

IP已知问题

分布式存储器V4G0

1。当生成大的分布式内存(CyDistaMeMyV4G0)内核时,有可能在通过BITGEN时失败。此故障发生是因为PAR没有正确地将缓冲区插入到具有非常大扇出的信号中。-请看(赛灵思解答11103).

2。Pror拒绝有效的ViTeX II DPRAM宏,包括一些由核心生成器定义的宏。发布的错误开始于消息:

“错误:布局:1809转/分钟”TCPHFPGA-COREYSENST/DPRY32 XX16InSt/
V2Y-dPRY3x1616Int/HSET“不能以可路由的方式放置”。

请看(赛灵思解答10505).

V3O0乘法器

1。当使用Xilinx核心发生器乘法器V3Y0类型为“顺序”时,如果输出宽度小于最小所需宽度,则不可能给出正确的输出结果。-请看(赛灵思解答10964).

2。当编译乘法器V3L0 VHDL行为模型(MultTyGyV3V0.VHD)以外的仿真器ModelSim(MTI),可能会发生错误,在编译过程中。-请看(赛灵思解答11161).

32点可参数化FFT V10

Verilog行为仿真模型不适用于该内核;然而,核心生成器将输出.VEO(实例化)文件而不存在任何错误/警告。-请看(赛灵思解答11155).

直接数字频率综合器V3Y0

当使用DDS V3.0,以ViTEX II为目标,并选择使用块ROM实现时,可以在产生核时报告错误消息。-请看(赛灵思解答11203).

Reed Solomon解码器/编码器V1Y0

1。安装DYIP3更新后启动内核生成器可能会导致以下错误:

“错误:找不到项目核心Xilinxl Reer-SoLoMon解码器,Xilinx ViTex+XC4000 +Spartan1”
错误:找不到项目核心Xilinxl Reer-SoLoMon编码器,Xilinx ViTex+XC4000 +Spartan1

这些消息可以被安全地忽略。-请看(赛灵思解答11238).

2。Xilinx Reed-Solomon编码器和解码器当前可用3.xIIIP-UpDATE3提供,是V1Y0。数据表将指示V2Y0;然而,可用的内核是V1Y0,并且它不支持VIETEX II架构。-请看(赛灵思解答11239).
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提问于 2018-07-30 07:58:41 +0800

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