3.1I核心生成器-乘法器V2Y0VHDL行为模型(MultTyGyV2V0.0.VHD)在编译期间引起“非法引用信号”错误。

描述

关键词:核心发生器,COREGEN,乘法器,MultGEGEN,仿真,编译,SyopSyS,
VSS,Cadence,NC-VHDL,Innoveda,SaveWAVE,IP更新

紧迫性:标准

一般描述
当试图编译一个核心生成器仿真库(XILIXXCORIELB)时
除了MODIMSIM之外,MultGyGyV2V0.0.VHD文件可能会导致以下错误:

SyopSysVSS:
**错误:VHDLAN,826 C:\xilinx\VHDL\Src\xilinxCordilb \ MultGyGyV2V0.VHD(505):
在静态阐述时不能读取信号。

Cadence NC-VHDL:
NCVHDL:V3.00(S15):(c)版权1995–2000 Cadence设计系统公司。
MultTyGyV2V0.VHD:
信号BS输入:STDYLogLogic向量((Ford-CcMy BS-宽度)(StruthtoSLV(CbBy值,CbBy宽度),
CbBul-宽度,Cy-MultType,CyHasyLoad b)- 1):=SETIZBY值(B);
NCVHDLL P:*E,ILSGRD(MultGyGyV2V00.VHD,505×153):信号(B)期间的非法引用
静态详解〔12.3〕。
信号BCONT0:STDYLogLogic向量((Ford-CcMyBx宽度)(StruthtoSLV(CbBy值,CbBy宽度),
CbBul-宽度,Cy-MultType,CyHasyLoad B)- 1):=SETIZBY值(B);

Innoveda Speedwave:
错误[ 495 ]:文件MultTyGyV2V0.VHD线505:信号非法引用-不能
静态阐述

根据仿真器,实际的错误消息可能不同。

解决方案

一项工作是编译其他文件,而不使用MultTyGyV2V0.0.VHD;这允许其他内核。
编译。如果需要乘法器V2G0的仿真,则可以执行后NGDBuSE仿真,
如上所述(赛灵思答案8065).
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提问于 2018-07-30 07:56:27 +0800

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