0

请教我的这段代码在 END PROCESS附近总是报错,是怎么回事?

请教我的这段代码在 END PROCESS附近总是报错,是怎么回事?

Library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity led_test is 
PORT(
    sys_clk: in STD_LOGIC;--50M系统时钟输入
    rst_n: out STD_LOGIC;--复位信号输入
    LED: out STD_LOGIC_VECTOR(3 DOWNTO 0)--LED灯闪动信号输出
    );
END led_test;

ARCHITECTURE Behavioral OF led_test IS

SIGNAL led_delay: STD_LOGIC_VECTOR(28 DOWNTO 0);--延时计数器,对50M时钟分频
BEGIN

PROCESS(sys_clk,rst_n)
BEGIN
IF rst_n='0' THEN --复位,对led_delay清零
          led_delay<=(OTHERS=>'0');
ELSIF sys_clk'EVENT AND sys_clk='1' THEN--时钟上升沿,led_delay加一
         led_delay<=led_delay+1;
END_IF;

END PROCESS;
END
LED<=led_delay(28 DOWNTO 25);--分频器的高位作为LED灯闪动信号输出

end Behavioral;
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除
popomao 头像
想向站长提问,微信扫码立刻加入! shawn的FPGA圈.png
1
  答案登陆可见 做站不容易,小伙伴支持一下我们吧!
编辑 标为违禁 删除 链接 更多选项...
xilinx_fpga 头像

评论

我按你说的改了,我改了,又报下面这个错误: Error (10309): VHDL Interface Declaration error in led_test.vhd(19): interface object "rst_n" of mode out cannot be read. Change object mode to buffer.

popomao 头像popomao ( 2018-01-22 10:54:24 +0800 )编辑
登录/注册后进行回答

提问工具

1 follower

统计

已提问: 2018-01-22 10:51:58 +0800

已查看: 24 次

最后更新: Jan 22 '18