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请问FPGA的fifo可以设置下降沿写数据吗？
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已提问: 2018-01-22 10:09:58 +0800
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最后更新: Jan 22 '18
请教一个LATTICE FPGA的FIFO IP的空满计数问题？
我自己写了一个FPGA 的 fifo总有问题，不知道什么原因？问问大家能否解决
lattice的FIFO full信号好像是有bug？ 既空又满。
xilinx 的FIFO的ip核有类似altera的show-ahead没?
怎么将这10bit数据弄到写fifo中，然后再读这个fifo的时候转成128bit呢？
请教大家一个小问题，多路数据怎样送入FIFO
lattice FPGA crosslink怎样做仿真？
请问FPGA设计里的Clock-to-Pad的时序分析有啥意义？
LATTICE ECP5 FPGA LVDS收发出错，请问是什么原因怎么解决？
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