1

有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？

有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？
PLL的零延时缓存模式是不是可以实现这个功能？
外部给一个参考时钟，然后输出时钟跟输入同频，但是相位差有要求。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除
ipqsn 头像
添加评论

2 回答

排序依据» 按最早加入 最新问题 最有价值的问题
3
  答案登陆可见 做站不容易，小伙伴支持一下我们吧！
注册
登录
编辑 标为违禁 删除 链接 更多选项...
52fpga 头像
添加评论
0

我只记得PLL的输出是可以调相位，输入和输出应该没什么关系吧。

编辑 标为违禁 删除 链接 更多选项...
shawn 头像
添加评论
登录/注册后进行回答
注册
登录

提问工具

1 follower

订阅RSS

统计

已提问: 2018-01-21 20:41:28 +0800

已查看: 88 次

最后更新: Jan 21 '18