有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？

有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？
PLL的零延时缓存模式是不是可以实现这个功能？
外部给一个参考时钟，然后输出时钟跟输入同频，但是相位差有要求。

ipqsn
46 ●6 ●11 ●16

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2 回答

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52fpga
21 ●22 ●45 ●74

我只记得PLL的输出是可以调相位，输入和输出应该没什么关系吧。

shawn
352 ●40 ●74 ●107