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有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？

有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？
PLL的零延时缓存模式是不是可以实现这个功能？
外部给一个参考时钟，然后输出时钟跟输入同频，但是相位差有要求。

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52fpga 头像
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我只记得PLL的输出是可以调相位，输入和输出应该没什么关系吧。

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shawn 头像
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已提问: 2018-01-21 20:41:28 +0800

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最后更新: Jan 21 '18