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ALTERA FPGA quartus 16.1编译DDR3通不过怎么解决?

哪位用过quartus 16.1做过DDR3分配管脚的 求指导
我现在生成了IP核 也加到工程里去了 网上说把生成的仿真文件也加到工程里作为顶层文件 但编译不过
不知道是我弄错了顶层文件 还是我思路就错了 求指导

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你得给出具体的错误信息,以确定到底是你管脚锁定有问题,还是说代码有问题。。。。

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