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ALTERA FPGA的PLL的输入始终必须是从外部专用时钟管脚输入吗？

altera cycloneIV的时钟在设计上行有什么要注意的
有个开发板上加了clkloop的目的是什么？
ALTERA FPGA的PLL的输入始终必须是从外部专用时钟管脚输入吗？

ALTERA FPGA的PLL的输入始终必须是从外部专用时钟管脚输入吗1？
altera的这种时钟设计是必须的么？
看手册中并没有明确规定
需要从时钟管脚或普通IO输出时钟之后，再通过专用时钟管脚输入到FPGA内部
是锁相环的要求么？
如果是这样的话,cycloneIV的时钟和锁相环系统有点太LOW了
这是不是表明，PLL的输入始终必须是从外部专用时钟管脚输入的?

ALTERA FPGA的PLL的输入始终必须是从外部专用时钟管脚输入吗2？

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已提问: 2018-01-21 19:47:58 +0800

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最后更新: Jan 21 '18

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