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请教个基本的时序约束问题

请教个基本的约束问题,如下图PLL产生的时钟是100M,一方面输出给外部使用CLK_OUT,另一方面产生数据到外部D_OUT,不加约束时,基本上是黑色图形 ,时钟与数据同步到达外部芯片,但我想要的时序是红色部分,即到达外部芯片时,时钟与数据最好是中心对齐,我该怎么设置约束呢?(我是想了解输出约束,所以不要说下降沿输出数据)

基本的时序约束

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修改时钟相位就可以了。

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评论

我是想通过这个,知道怎么设置输出约束,单纯的实现我知道有很多种方式可以

52fpga 头像52fpga ( 2018-01-19 19:00:30 +0800 )编辑
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已提问: 2018-01-19 18:59:35 +0800

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最后更新: Jan 19 '18