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verilog中的{2{ delay_pipline_1[17]}}这句话是什么意思？

verilog

$verilog中的{2{ delay_pipline_1[17]}}这句话是什么意思？$
请教大伙这句话什么意思，主要是这个2啥意思？

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匿名

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shawn
352 ●30 ●65 ●98

1

表示两个 delay_pipline_1[17]
就是说在前面拼接了两个delay_pipline_1[17]
随便找本书或者上网搜一下{}的用法就知道了。
这种用法很常见，也不是奇技淫巧。

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52fpga
21 ●17 ●36 ●66

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已提问: 2018-01-16 08:01:23 +0800

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