2.1i FPGA编辑器- VIETEX 1000具有超长的负载时间

描述

关键字:长、负载、时间、V1000、ViTEX、FPGA编辑器

紧迫性:标准

一般描述:
当我调用FPGA编辑器时,大负载的时间太长。
设计(例如V1000)。

有没有办法加快加载的设计时间?

解决方案

当FPGA编辑器花费很长时间加载时,您可以更改ITEFPGA.Eddio.In文件,以关闭存根修整或关闭路由显示。

按照以下步骤来完成特定设计:

1。打开FPGA.Eddio.In文件(在xilinx\data中找到)

2。在.ini文件的底部'*设置最初将显示的项目部分。

三。添加线“StTATAL主存根裁剪”在章节中,或改变“SETATAL层路由视图”“StATATR层路由查看关闭”.

4。将文件保存为“fpgAdEdgRooSuff.ini”
“设计\VER Rev”目录。

5。在设计管理器中打开设计。

6。右键单击主设计管理器窗口中的设计名称。

7。选择“属性”。

8。按“修订列表…”按钮。

9。在“文件名:”数据输入字段中,在“Dealth\Vel\Rev”目录中找到FPGA.EddioRoSuul.In文件。

10。按下“设置”按钮,然后“OK”按钮。

以上步骤将允许FPGA.EddioRoSuul.In文件仅用于适当的设计,直到更改。该文件将被复制从修订到修订,不管
版本。

这将被固定在未来的版本中。
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提问于 2018-07-29 19:30:38 +0800

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