2.1I COREGEN,MTI,Verilog:“警告[xx]:…/XilinxCoreLib /xxxx.v(XX):在分析Ceriger-Verilog行为模型时重新定义宏:真”(或真,假或假)

描述

关键词:COREGEN,MTI,Verilog,分析,COMPILE,再定义

紧迫性:标准

一般描述:
当分析/编译GETH模型-提取的CereGer-Verilog行为时
模型发出以下警告:

“警告[xx]:…/ XilinxCoreLib / xxxx.v(XX):重新定义宏:真。”

类似于针对true、false和false的宏的警告

解决方案

仿真器的分析器抱怨Verilog宏“true”,“true”,
“假”和“假”在这些模型中被大量定义。看到警告
当几个单独定义相同宏的Verilog模型时
通过使用通配符进行分析,使用相同的分析
命令。

由于每个模型中的宏定义,可以忽略警告。
始终将同一名称的宏设置为所有相同的值
模型,即“真”和“真”,总是被设置为“1”的值,
在所有的模型中,“假”和“假”总是被设置为“0”。
定义它们。因此,有效的重新定义不会改变。
宏值,因此它不会对模型的功能产生不利影响。

为了避免这些警告,您可以限制自己引用一个模型。
每个分析命令。

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提问于 2018-07-29 19:30:26 +0800

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