V2.1I COREGEN,Verilog,VHDL:新的HDL行为仿真流程不生成。VHD和V模型用于仿真

描述

关键词:COREGEN,HDL,Verilog,VHDL,功能,行为,SIM

紧迫性:标准

一般描述:
在新的2.1i版本中,核心生成器不直接生成。
VHD和V的行为仿真模型。(VEO和VHO模板)
而不是生成。

解决方案

1。2.1i核心生成器不生成.vHD或.v。
为2.1i版本中的每个核心文件。
相反,它创建了一个.vHO(VHDL)或.VEO(Verilog)模板文件。
包含将内核集成到一个代码中所需的代码段。
高层设计模块的行为仿真网表。

2。在对核心进行任何行为仿真之前,
你必须:

-运行GETHOMMARS实用工具将模型提取到单独的源中
库,

-如果你的仿真器需要的话,把库分析到一个名为“XILIXXCORILB”的库。
(VHDL和编译的Verilog仿真器)

-设置仿真器指向提取的(和分析的)库。

请参阅核心生成器用户指南的设计流程章节
(在帮助下的核心生成器-在线文档)
更多细节。最新版本可访问:
HTTP://Spop.xILIX.COM/Sputp/TycSu/JealsAl/CureGeN/2.1I/UG2Y1A.PDF
细节在最后一章的HDL设计流程部分被记录。
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-29 19:28:55 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它