4.1i核心生成器、MTI、Verilog—MTI在分析核心生成器Verilog行为模型时报告“XXXX已经存在”编译错误

描述

关键词:存在、Verilog、分析、编译、模型技术、MTI

紧迫性:标准

一般描述:
当我编译从核心生成树的GETX模型提取的V Verilog行为模型时,从MTI中报告类似于以下的错误消息:

“CyReGuffFDV10已经存在”

解决方案

虽然这些标记是错误的,但是消息是无害的,并且仅仅指示在核心生成器Verilog行为仿真库中由一个以上的高级宏引用相同的下级模块。它们并不意味着模型没有被正确编译。

如果希望避免这些错误,可以使用单独的MTI“VLoG”命令编译模型。该模型应按以下顺序编译:CIPIP4发布:

异步电路
CyMyMydpB1
C.DistaMyMyV10.0V
CyAuthBialayV11.0V
CyCOMPARIEV1V1.0V
C.GATEGATION BITV1V1O0.V
C~(2)
CVSHITETA RAMIV1V0.0V
CVSHIFT-FDF1V0.0V
CuMuxBuxV1O0.0
CuMuxBiTyV1V0.0V
C.MuxSLICIO-BuftV1V1.0V
CuMuxSLICIX BuffiV10.0V
C.Guang-BuxV10.0V
C.GATEGATION BITBUSSIV1O0.V
CX-DEDELIN
管道V
C*ReqLLDV1O0.V
CyApple
C.AddiSub v1y0.v
CyMeMySp1
第五节
DaulFiRelV1O0.V
延迟V
先进技术
整数V
KCMPIPEVHT
KCMVHT
KdCMYV1O0.V
同步信号V
罗斯福
dv
MultYVGNYV1V0.0V
C*ReGuffDV1V0.0V
NCOIQUIV1O0.V
NCOVIV1O0.V
PDV
斯达夫
分频器
TrimaTLLV1V0.0V
平方英尺
RV
PSCVH.V
MUX4VHT
MUX3VHT.V
MUX2VHT
V
五伏
TSB32 xVHT
TSB16XVHT.V
TSB16SHTH.V
子v
亚V
马鞍形的
CMPVSHT.V
AdvSv.v
Acc2SvHT.V
多V
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提问于 2018-07-29 19:10:28 +0800

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