FPGA编译器/设计编译器:为VIETEX设计放弃的LUTProgram信息(NGDHelp: 406)

描述

关键字:SyopSyes、编译器、ViTeX、LUT、Program、NGDBug、406、DuntTouToul,
初始化

紧迫:热

一般描述:
当执行由SyopoS' FPGA编译器综合的ViTeX设计时
设计编译器,在翻译(NGDBug)中可能出现以下错误:

错误:NGDHELPES:406 - LUT2l符号“U1/ADDY68/Addi66/AYLUTY4”不
有任何Program信息。Lut2l符号的行为必须由一个
init属性或eqn属性。

对于不具有适当属性的LUT组件的许多实例,这将重复。
这个例子中提到的“Lut2l”也可以引用其他的LUT组件,例如LUT3。
或者LUT4,可能不一定包含“L L”。

这个问题与所描述的问题相似。(Xilinx解决方案5048),但在这种情况下,命令
在综合时不使用提到的(唯一和替换FPGA)。

解决方案

如果相同的设计软件组件以不同的级别推断,则可能发生此错误。
设计中的层次结构。

若要解决此问题,请编译包含重复副本的层次结构级别。
单独设计设计器组件,并在该级别上放置“DottTouToul”属性。
若要查找包含这些实例的级别,请查看错误消息。例如,
如果错误包括这些实例:

“U1/Addi66/Addi66/AyLuto4”
“U2/Addi66/Addi66/AyLuto7”

然后你知道U1和U2实例化的组件都有加法器。
推断使用相同的设计软件组件。在这种情况下,名为“Addi6628”
是一个推断的加法器;您可以看到其他名称,例如算术组件。
减法器、比较器等。

在这种情况下,U1和U2实例化模块LoeRysA和LoeSerib。
水平自己,并放置一个DoutTouTouter之前,其余的设计。
对于LeaveSB也可以这样做。如果相同的模块必须这样做。
实例化一次以上,而不必在其中推断出哪些组件。


/*示例dcS壳运行脚本*/

读格式Verilog Loerer.A.v
编译
StIdOntTouToul LoeSeria

读格式Verilog Loerer.B.V
读-格式verilog顶部V

顶部设计顶部

StIdPurthIsIdPad“*”
插入垫

编译

StIy属性顶部“部分”-类型字符串“XCV50-FG256—4”

不分组-全平
写格式EDF-层次-输出Top.SEDIF
写格式dB-层级-输出to.db
出口



FPGAExpress/ FPGA编译器II不显示这个问题。
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-29 19:08:28 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它