0

LATTICE CPLD 软件 DIAMOND 报错" ERROR - osc_clk matches no clock nets in the design."怎么解决啊 ?

代码如下:


osc_clk,定义的wire类型,这个是cpld的内部晶振产生的
这是个时钟怎么配置,直接用来输出可以吗?
为什么我上面这段代码编译的时候报这个错误:

ERROR - osc_clk matches no clock nets in the design.

这个怎么解决啊 ?

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除
52fpga 头像
想向站长提问,微信扫码立刻加入! shawn的FPGA圈.png
1

管脚分配的不对,位置不兼容吧。

编辑 标为违禁 删除 链接 更多选项...
popomao 头像
1

可以输出到管脚io的,你看一下你是不是没有输出到管脚而被优化掉了。

编辑 标为违禁 删除 链接 更多选项...
pipisan 头像
登录/注册后进行回答