**过时的**V1.5,V1.4 COREGEN,WorkVIEW Office,M1:实现的模块比数据表中指定的CLB计数高得多

描述

关键字:DSP、CLB、规范、RLACS、WorkVIEW、VIEW逻辑

紧迫性:标准

一般描述:
当Coregen生成某些DSP模块时,结果
有时使用比指定的更多的CLB。
特定核心的数据表。

当Coregen被设置时,已经观察到这个问题。
在WorkVIEW Office中生成符号。CLB的增加
利用与RROC性能的损失有关
当视图逻辑数据库出现时由CCOREGEN生成
为模块生成的。

解决方案

如果正在使用WorkVIEW Office:

在Viewdraw,打开科雷根产生的符号
VIEW绘图符号编辑器。双击符号
COREGEN块并点击属性选项卡。
Level属性必须设置为“xilinx”。

如果Level=VHDL或其他东西,将其更改为Level=Xilinx。

编写一个新的EDF文件并重新实现设计。这个
新的EDIF文件的实现需要很多
CLB比前一个少。
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提问于 2018-07-29 14:59:23 +0800

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