基础XVHDL,XC9500:如何将输出设置为高阻抗(HI-Z)

描述

关键词:高,Z,阻抗,XVHDL,基础,
9500,未使用的领带

紧迫性:标准

一般描述:

有时需要将未使用的引脚绑在一起。
高阻抗。如果发生变化,情况可能就是这样。
是一个器件的逻辑,但引脚是
在总线上。将引脚连接到GND或VCC
可能对总线造成重大影响。

解决方案

在基础XVHDL中将一个未使用的引脚绑定到高Z,更改
引脚到输出STDYLogic向量,并声明如下信号:
信号:BIT:=‘0’;

在过程之外使用下列方程:

Outz & lt;=“z”,当控制Z=“0”,否则“0”;


例子:

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体是
端口(A):比特;
BIT;
CLK:比特;
D:输出位;
输出逻辑

结束;

HIS的体系结构改写
信号控制:位:=‘0’;
开始

过程(CLK)
如果CLK'事件和CLK = '1 ',那么
D和L= A和B;
如果结束;
结束过程;

Oz & lt;=“z”,当控制Z=“0”,否则“0”;

Oz将永远是“Z”,因为CONTZ与GND联系在一起。
--从来没有用过。

结束重写;

----------------------
这将实现以下方程,如
拟合报告

OZ= VCC
Or.TrST=GND

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提问于 2018-07-29 14:59:17 +0800

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