FPGAExpressV1.2基础1.3:用FPGAExpressV1.2 HDL和F1.3逻辑仿真器进行仿真

描述

关键词:基础,FPGAExpress,门级,仿真器,Verilog,VHDL

紧迫性:标准

一般描述:

FPGAExpress是一种综合性的工具。使用地基是可能的。
用于设计的功能和时序仿真的门级仿真器
用FPGA Express综合。可以有6种类型的HDL设计。
用地基仿真器仿真:

(a)纯HDL代码
(b)具有实例化LogiBox的HDL代码
(c)具有实例化逻辑库的HDL代码
(d)带实例化XNF的HDL代码
(e)具有F1.3实例化EDF的HDL代码
(f)HDL代码,它是B、C、D和/或E中的一个或多个的组合。

基于这些设计类型,并根据基础Express项目
用户必须遵循的结构,基础门级仿真器可以
仿真基于HDL的FPGA Express设计。

注:此解决方案适用于FPGAExpress1.2或2。
基础F1.3或F1.4。

解决方案

基础快运工程结构综述

注:为了仿真FPGAExpressHDL的设计与基础,
用户必须遵循这个项目结构。

F1.3/F1.4项目结构综述

在基础中,当定义项目时,用户必须指定项目名称。
以及项目目录的位置。在选定的项目内
位置,将创建一个以项目名称命名的目录
一个.pdf文件(不是一个Adobe AcROAT文件)。PDF文件包含项目
有关项目中的设计文件和库的信息。

在定义基础项目之后,可以将文件添加到项目中。
选择文档-gt;项目的设计文件可以驻留在任何一个项目中。
位置。出于组织的利益,用户的设计文件应该
占用项目后命名的目录。


FPGAExpress项目结构概述

与基础项目管理器一样,用户必须指定名称和
在FPGAExpress的项目位置。项目名称成为目录
项目位置内。在项目之后命名的目录内,
FPGA Express创建了两个项目:一个“工作空间”目录
在综合过程中使用FPGA Express和包含项目的.EXP文件
信息。FPGAExpress项目的设计文件可以驻留在任何一个项目中。
位置,但是用户应该将文件放置在项目目录中。同样地,
在综合设计之后,用户可以将生成的XNF文件放置在任何
位置。FPGAExpress写的XNF文件应该放在
基础项目目录。


基础Express项目结构(遵循这个设置来仿真设计)
有基础)

(1)启动Xilinx基础项目管理器

 Figure 1- Foundation Project Manager Icon
图1 -基础项目管理器图标


(2)选择文件& GT;新项目,在选择的目录中创建一个新项目。

(WebI图2:图2)在基础项目中定义一个“新项目”
管理器:内联)

 Figure 3- Specify Project Name
图3 -指定项目名称


 Figure 4- Foundation Project Manager Project Defined
图4 -基础项目管理器项目定义


(3)使用Windows资源管理器,创建一个名为“Express”的子目录
创建基础项目的目录。

 Figure 5- Creating the
图5 -创建“Express”子目录


(4)使用Explorer,复制“Express”中的所有HDL文件。
子目录。在这个目录中创建任何额外的/新的HDL文件。

(5)启动FPGAExpress,在“Express”内创建FPGAExpress项目
子目录。

 Figure 6- Making a new FPGA Express Project
图6 -制作一个新的FPGAExpress项目


(6)从“Express”目录向FPGAExpress项目添加文件。

 Figure 7- Adding HDL files to a FPGA Express Project
图7——向FPGAExpress项目添加HDL文件

利用基础逻辑仿真器对FPGA进行功能仿真
基于Express的设计

(1)创建基础Express项目结构。见结论1。

(2)当从FPGA Express生成XNF文件时,请确保XNF
文件保存到基础Express项目目录中。在这个例子中,
这个目录是D:\Base\\Test.

当使用基础逻辑仿真器进行功能仿真时,有
取决于设计的顶层是否是HDL,可以使用两种可能的流程,
或基础示意图。


流程1:
用FPGA Express实例化XNF模块仿真基础示意图

(1)从Express中创建XNF文件,用于基础示意图。
(Xilinx解决方案3013).

(2)在功能上仿真设计,调用基础仿真器。
在基础项目管理器中点击“SIM功能”按钮,并仿真
与任何其他基础设计一样。


流程2
在基础逻辑仿真器中仿真顶级HDL Express设计

(1)从Xilinx程序组调用Xilinx M1设计管理器。

(2)使用Express的XNF文件作为输入文件,创建一个新的项目。

(3)创建新版本,然后进行新修订,BU选择
设计-GT;新版本,然后设计-新修订从设计管理器。

Figure 8- New Version and Revision created
图8 -新版本和修订版本


(4)运行流程引擎并在“翻译”后停止。

Figure 9- Run the Flow Engine
图9 -运行流程引擎


Figure 10- Set the Flow Engine to
图10 -将流程引擎设置为“停止后”翻译


Figure 11- Setting the Flow Engine to
图11 -将流程引擎设置为“停止”


Figure 12- Flow Engine set to
图12 -流动引擎设置为“停止”后翻译



(5)现在,点击流引擎中的“播放”按钮。

(6)当流程引擎完成后,返回基础项目管理器
并选择工具-GT;检查点仿真。

NGD文件将出现在检查点仿真窗口中。文件名
与项目的器件族有相同的NaE。扩展是NGD。
在这个示例中,由于项目的器件族是40EX,所以NGD。
创建的文件是XC400 0x.NGD。

Figure 13- Checkpoint Simulation
图13 -检查点仿真


(9)在检查点仿真窗口中选择“确定”之后,项目
管理器将指示NGD2EDF正在运行。当NGD2EDIF完成时,
基础仿真器将自动启动。进行仿真
通过选择信号来刺激信号-加上信号。信号
列表将对应于VHDL或顶层的顶级实体端口。
Verilog中的模块端口。有关使用基础的更多信息
仿真器,咨询基础在线帮助。

Figure 14- Select
图14 -选择“OK”将NGD文件转换成EDFF

利用基础逻辑仿真器进行时序仿真

(1)创建基础Express项目。见决议1。

(2)放置和布线设计。在流程引擎中,确保
选择“产品时序仿真数据”。如果不是,选择
设置-&选项;检查此选项。

 Figure 15- Creating Timing Simulation Data
图15 -创建时序仿真数据


(3)在设计管理器中放置和安排设计后,返回到
基础项目管理器和选择工具-GT;检查点仿真。

(4)选择适当的lt;设计和gt;.ng-文件。

(5)基础会自动翻译回注释的时间。
NETLIST到EDIF文件,并加载仿真器。
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提问于 2018-07-29 14:58:38 +0800

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