FPGAExpress1.2.基础1.3:用FPGA Express 1.2创建HDL宏,以放置在基础1.3顶级示意图上

描述

关键词:宏,HDL,Verilog,VHDL,FPGAExpress,基础,1.2,1.3

紧迫性:标准

一般描述:

FPGA Express V1.2可作为模块生成器使用。HDL设计可以是
用FPGA Express和Express XNF综合可以放置在
基础1.3示意图。

对于使用基础1.4和FPGA Express 2的这个解决方案,
看见(Xilinx解决方案3301).

解决方案

(1)创建基础工程

首先要创建基础工程。如果这个项目还没有
已创建,选择文件& GT;新项目(在基础项目管理器中)
选择适当的器件系列并指定项目名称。为了更多
有关创建和处理基础项目的信息,请参阅
基础F1.3快速入门指南和在线帮助。

(2)在FPGAExpress中编译HDL代码

如果项目尚未存在,则在FPGA Express中创建项目;
综合HDL设计,如FPGAExpress文档中所描述的。
在执行“创建实现”步骤时,请确保“不执行”。
插入I/O焊盘盒检查:

Figure 1- Do not insert I/O pads
图1 -不要插入I/O焊盘


当在FPGA Express中执行“导出网表”步骤时,浏览到
上面创建的基础项目目录,并将网表保存到这个目录中
目录。

(3)修改网络

FPGA Express创建的XNF文件必须被修改以替换所有的
使用“SIG”记录的“Ext”记录。这可以用任何文本手动完成。
编辑。或者,Ext2six.PL perl脚本可以执行此函数。
请参考(Xilinx解决方案2843)在Xilinx回答数据库中更多
有关此脚本的信息。

(4)将网表导入基础图

重要提示:Foundation F1.3有一个XNF到EDFF的bug
中描述的翻译流程(Xilinx解决方案3330). 我们建议以下
该解决方案中的步骤,而不是继续使用该解决方案进行步骤
4到6。如果实例化XNF文件而不具有IV属性,
继续这里。

打开在步骤1中创建的基础项目。从FPGA导入XNF
表达到基础图,选择层次结构-gt;导入网表
Schematic编辑器。这将把网表导入基础。
项目,并在示意图上创建关联的符号。

这个符号和xnf文件之间的连接是通过名称来完成的,所以不要这样做。
更改一个名称而不更改另一个的名称。

符号将自动添加到基础数据库项目库中。
为了把符号放在示意图上,眉头上写着“SC符号”列表。
库组件查找模块。模块的名称将是
与导入的XNF网络列表的名称相同。提出“SC符号”
列表中,单击垂直工具栏上的SC符号图标:

Figure 2- SC Symbol Icon
图2 - SC符号图标


(5)修改符号

进口网表的符号将不具有总线引脚。如果你愿意
创建总线引脚,双击符号,然后单击“符号编辑器”
按钮来调用符号编辑器。一旦在符号编辑器中,总线引脚可以
被创建,并且相应的单独引脚可以被删除。命名时
总线引脚,使用符号BuxNeN[3:0],其中BubSnNy是
总线,和[3:0]是总线边界的一个例子。

Figure 3- Symbol Editor
图3符号编辑器


(6)仿真设计

在功能上仿真设计,通过点击进入逻辑仿真器。
基础项目管理器的“SIM功能”按钮。设计,
包括FPGAExpress生成的XNF网表,将加载到
仿真器。要进行时序仿真,遵循基础程序
对于时序仿真,如果设计是纯粹的示意图。

注意:M1.3核心技术软件,如Verilog,是区分大小写的。
尊重姓名。VHDL不是区分大小写的,而是FPGA编写的XNF
Express将遵循Verilog或VHDL代码中使用的大小写敏感度。
如果在执行约束时不遵循大小写敏感度,则
M1.3软件可能无法正确合并FPGA Express V1.1.2 XNF
从基础1.3的EDN文件。
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提问于 2018-07-29 14:58:19 +0800

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