FPGAExpress:实例化EDFF从基础图到顶级FPGA Express Verilog或VHDL设计

描述

关键词:基础,FPGAExpress,EDIF,模块,模块化,实例化,
Verilog VHDL语言

紧迫性:标准

一般描述:

使用F1.3或F1.4和FPGA Express 1.2或2,可以创建一个
EDFF文件的基础,并在FPGAExpress中安装这个EDIF文件
Verilog或VHDL代码。

此解决方案适用于FGPA Express 1.2和2。有一些
这些版本的差异在下面的解决方案中被注意到。
步骤9, 10和14可以由Express 2用户跳过。此外,步骤10和步骤14
可以通过VHDL跳过用户,不管使用的是Express版本。

解决方案

(1)在基础上创建项目。给项目相同的名称,你想
用于实例化HDL代码中的示意图。如果项目名称为
“大”,然后在Verilog中,实例化的示意图的模块名是“大”。

(2)在基础上创建示意图。这个示意图必须没有I/O单元。
如IBF、OBUF、OBUFT等。

(3)在示意图中,使用I/O终端代替I/O单元,好像是一个
层次结构较低。I/O终端的名称将是
用于HDL代码中实例化的引脚:

 Figure 1-
I/O终端设计图1的“TEST1”设计


(4)在为设计创建示意图后,创建一个EDF文件
选择“选项-GT;导出网表”。这将创建一个EDF文件
基础工程。EDF文件将具有扩展名EDN和
项目名称将是EDIF文件的名称。

(5)将来自FPGA Express的XNF文件放置在EDIF文件中
项目中的目录。

(6)对于Verilog,使用该项目实例化基础Schematic。
作为实例化模块名的名称,以及I/O终端的名称
引脚的名称。在这个示例中,在项目中创建了EDIF文件。
被称为TEST1:

Figure 2- Verilog Instantiation Example
图2 - Verilog实例化示例


(7)对于VHDL,使用项目名称实例化基础Schematic。
作为实例化的模块名,以I/O终端的名称作为名称。
针的在这个例子中,EDIF文件是在一个名为
测试1:

Figure 3- VHDL Instantiation Example
图3 - VHDL实例化示例


(8)采用Verilog/VHDL设计文件,读取、分析、实现
FPGAExpress设计。

(9)FPGAExpress1.2只:在设计完成后,选择
实现窗口并选择“模块”。实例化的XNF模块将
显示为“未链接”。保存所有已安装的“未链接”模块。

(10)Verilog只,FPGAExpress1.2只:如果多一个端口的
实例化的EDF连接到一个顶级端口,“Pad”方向必须
具体说明。在“执行”窗口中选择“端口”选项卡并定义
任何EDIF的“焊盘”方向(输入、输出、输入或3状态)
实例化端口连接到顶级Verilog模块端口。港口
没有连接到顶级端口的EDIF不需要有“Pad”方向
明确规定。

(11)为设计余下的部分设置所有的约束。

(12)优化设计。

(13)写出XNF文件。

(14)Verilog只,FPGAExpress1.2只:编辑引脚的方向
在Express 1.2编写的XNF文件中实例化EDN文件。当Express1.2
写出包含实例化黑箱的XNF文件,Express 1.2
写出黑盒子的插针方向为“B”。这些引脚方向
必须对给定黑匣子的正确方向进行校正。销
方向可以是I(输入)、O(输出)或B(双向)。

(15)从Express获取XNF文件,从基础文件中获取结束文件
用M1处理。

注意,如果用户想要实例化整个过程,则此过程将工作。
基于层次的基础设计。警告用户必须
下面是整个设计必须是一个示意图,包括所有层次的
等级制度。


杂项小费

(1)如果在FPGA Express中实例化的EDN模块包含I/O元件
必须注意(IBF、OBUF、OBUFT、IFD等)。具有I/O的EDN模块
模块化设计将分为三种类型:没有I/O单元的模块、模块。
在所有输入和输出上具有I/O单元,以及一些具有I/O单元的模块。
输入和输出。FPGAExpressV1.2的能力ISISNT所有
一个设计的I/O单元,或者根本没有。如果EDN中有I/O单元,则
用户必须在FPGA Express中指定不要插入I/O单元格。FPGAExpress
可以通过不选择“不插入I/O”来防止插入I/O单元
在Express中的“创建实现”窗口中的垫子框:

Figure 4- I/O not inserted
图4 - I/O未插入


(2)FPGA Express将无法应用逻辑和时序约束。
包含在实例化的EDN文件中的逻辑。方法论
在FPGA Express中实例化一个EDN文件在HDL/NETLIST中设置了一个漏洞。
因为这个“洞”的内容是不可见的FPGAExpress,FPGAExpress
将无法将M1约束应用于该模块。

(3)M1.3核心技术软件,如Verilog,是区分大小写的。
尊重姓名。VHDL不是区分大小写的,而是FPGA编写的XNF
Express将遵循Verilog或VHDL代码中使用的大小写敏感度。
如果在执行约束时不遵循大小写敏感度,则
M1.3软件可能无法正确合并FPGA Express V1.1.2 XNF
从基础1.3的EDN文件。
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提问于 2018-07-29 14:58:06 +0800

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