FPGA /Design编译器:如何在SyoPysVHDL或Verilog Flow中实例化LogiBuxx

描述

关键词:FPGA,设计,编译器,FPGA编译器,设计编译器,LogiBLOX,RAM,
实例化,VHDL,Verilog

紧迫性:标准

一般描述:

如何使用FPGA编译器在VHDL或Verilog设计中实例化LogiBoxx.NGC文件。
VHDL和Verilog示例的运行脚本是针对FPGA编译器的。相同的脚本
如果“RePosifFPGA”命令被删除,则可以用于设计编译器。

对于使用LoGiLogx RAM和相应的运行脚本的HDL代码,请转到
Xilinx在线软件文档:
HTTP://www. xLimx.COM/Spurp/SWI手册/1Y5I/DIXX.HTM.
在联盟系列组(左窗格)下,展开“XSI SyopOSyS”
接口和教程指南“选择和使用LogiBuxx”

解决方案

如何在FPGA编译器VHDL设计中实例化LogiBuxx

注意:此示例使用LogiBuxx同步RAM。所使用的程序可以是
应用于实例化任何LogiBuxx。

(1)打开LogiBLUX GUI并创建LogiBLUX内存。NGO和.VHI文件被创建。

(2)将.NGO文件名用作VHDL代码中“组件”实例化的名称。
VHI文件将包含实例化LogiBLUX内存所需的PIN名称和端口映射。

(3)在实例化的LogiBuxx上放置一个“dotTouToul”。如果有多个实例化
LogiBuxx,在每个实例化上放置一个“dottouToul”。

(4)综合设计。注意:示例运行脚本与普通FPGA没有什么不同。
编译器运行脚本。

Verilog代码示例:

文件1:


模块测试(地址,数据输出,数据,写入,CLK);输入[5:0]地址;
输出[3:0]数据输出;
输入[3:0]数据;
输入写作;
输入CLK;
TESTRAM U0
(A地址)
DO(DATAOUT),
狄(DATAIN),
WrgEN(写作),
WRYCLK(CLK);
终端模块



文件2:


模块TESTRAM(A,DO,DI,WREZEN,WRY-CLK);输入[5:0] A;
输出[3:0];
输入[3:0] di;
输入文件;
输入WRLCK;
终端模块




LogiBROX设计的Verilog RunScript实例:

读-F verilog“TESTRAM V”
读-F verilog“测试V”

StIdPurthIsIdPad“*”
插入垫

编译

替换FPGA

不分组-全平

写入脚本

SH DC2NCF测试

移除设计

写-f xnf-h -o“测试.xxnf”

如何在SyoPosiverVerilog设计中实例化LogiBuilx

注意:此示例使用LogiBuxx同步RAM。所使用的程序可以应用。
实例化任何LogiBuxx。

(1)打开LogiBLUX GUI并创建LogiBLUX内存。创建NGC和.VEI文件。

(2)将.NGC文件名用作Verilog代码中“模块”实例化的名称。VEI
文件将包含实例化LogiBLUX内存所需的PIN名称和端口映射。

(3)在.VEI文件中,有一个“模块”描述的LogiBuxx。模块描述
描述引脚名称和引脚方向。把这些线放在一个单独的文件中并阅读它们。
在编译过程中进入SyopOSyS。创建一个空Verilog文件,其中
仅包含每个类型的LogiBuxx模块名称、PIN名称和PIN方向。
在Verilog代码中实例化LogiBuilx。

(4)在实例化的LogiBuxx上放置一个“dotTouToul”。如果有多个实例化
LogiBuxx,在每个实例化上放置一个“dottouToul”。

(5)综合设计。注意:示例运行脚本与普通FPGA没有什么不同。
编译器RunScript。

(6)注意,在写出.xxnf或.sdif文件之前,使用
“ReaveWyDebug”命令。这防止SyoPoSe编写一个空文件。
LogiBuxx设计;如果使用LogiBuxx,则已经有一个表示
LogiBox模块。如果Synopsys为LogiBuxx模块编写一个空文件,则为
可以删除部分设计。每一个空白必须完成一个“ReleVyl设计”。
从步骤(4)创建的Verilog文件。

VHDL代码示例:


库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体测试
端口:地址:在StdLogLogic向量(5下降到0);
DATAOUT:输出STDLogLogic向量(3下降到0);
DATAIN:在StdLogLogic向量中(3下降到0);
写作:在STDYLogic中;
CLK:在STDYLogic中;
结束测试;

测试内部架构
组件TESTRAM
端口(A:在STdLogLogic向量中(5下降到0);
DO:StdLogLogic向量(3下降到0);
DI:在STdLogLogic向量(3下降到0);
RSTEN:在STDYLogic中;
WrdCLK:在STDYLogic中;
端部元件;

开始
U0:TESTRAM端口映射(A= & Gt;地址,DO=& Gt;DATAOUT,DI=& GT;DATAIN,
Wr.EN=& Grand,WrlClk=& gt;CLK);
内部结束;



LogiBLUX设计的VHDL RunScript实例:

分析-VHDL“测试VHD”
精细试验

StIdPurthIsIdPad“*”
插入垫

编译

替换FPGA

不分组-全平

写入脚本

SH DC2NCF测试

写-f xnf-h -o“测试.xxnf”
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提问于 2018-07-29 14:51:12 +0800

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