1.3个XC9500 HITOP逻辑在9K示意图设计中使用HDL宏错误删除

描述

关键词:9500、CPLD、裁剪、VHDL

紧迫性:标准

一般描述:

当HDL宏驱动它的2个或更多时发生此问题。
输出引脚来自同一网络。问题已得到证实。
使用Meta和示例性网络列表;SyopSyS DC网表避免
这个问题。症状是图式中的所有逻辑
除了一个重复的宏引脚以外的所有源都被裁剪。
从设计上讲。也就是说,只有一个共同来源。
宏引脚将保持连接,哪一个是任意的。

例如,以下问题HDL宏产生2
由同一网络驱动的输出(只有一个触发器被推断):

实体AFD是
端口(DIN):在STDYLogic中;
CLK:在STDYLogic中;
DOUT1,DOUT2:输出STDYLogic;
结束;
AFD的体系结构
开始
过程(CLK)
开始
如果CLK'事件和CLK = '1 ',那么
DUT1&L.= DIN;
DUT2&L.= DIN;
如果结束;
结束过程;
末端拱;

解决方案

这个问题已被修正为M1.4。

对于M1.3,基础XVHDL(Meta MAMOR)的可能解决方案
是为每个创建一个内部中间信号
一般驱动输出端口,分配元“临界”
属性为每个信号,如下:

库元;
使用Meta。
实体AFD是
端口(DIN):在STDYLogic中;
CLK:在STDYLogic中;
DOUT1,DOUT2:输出STDYLogic;
结束;
AFD的体系结构
信号Q1,Q2:STDYLogic;
Q1的属性临界:信号是真的;
Q2的属性临界:信号是真的;
开始
过程(CLK)
开始
如果CLK'事件和CLK = '1 ',那么
Q1和l=;
Q2;
如果结束;
结束过程;
DUT1 & lt=Q1;
DOT2 & lt=Q2;
末端拱;
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提问于 2018-07-29 14:48:58 +0800

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