VelIOG-XL:SDFA错误:无法找到“0到0”路径,例如“

描述

关键词:Verilog,时序仿真,SDF

紧迫性:标准

描述:
在Verilog XL中进行定时仿真时,您可能会收到
如果您还使用+Delay-MyDeEnter单元选项,则会出现以下错误:

TimeSim.SDFL18:SDFA错误:在“实例”中找不到路径
TimeSim.SDFL183:SDFA错误:无法找到路径CTL,例如“
TimeSim.SDFL801:SDFA错误:无法找到“路径ADR0”,例如“
TimeSim.SDFL95:SDFA错误:未能找到宽度定时检查
TimeSim.SDFL97:SDFA错误:未能找到安装时间检查

您也可以不使用+Delay-MoDEYUnE单元选项,同时也可以使用
SDF注释。SDF(标准延迟格式)文件包含
所有的定时信息用于设计。

解决方案

如果您的目标是在Verilog文件上进行带有单元延迟的仿真
生成定时仿真,编辑Verilog文件(.v)和
注释“调用$SDFY注释”函数的行
具有双斜杠(//)。

在Xilinx中NGD2VER生成的文件“TimeSimul.v”中
联盟工具做Verilog时序仿真时,你会发现:

初始$SDFIN注释(“TimeSim.SDF”);

将此更改为:

//初始$SDFIN注释(“TimeSim.SDF”);

记住注释“初始”语句与
当您注释SDFIANANDEATE函数调用时,此函数将调用。






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提问于 2018-07-29 14:47:56 +0800

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