CPLD XC9500系列HIPOP——如何控制CPLD中的时序

描述

关键词:定时、定时、定时优化、本地
反馈,

紧迫性:标准

一般描述:

CPLD设计时序的改进

解决方案

全局时序优化:

默认情况下,fitter执行全局定时优化。
设计中的逻辑路径。时序优化将缩短
你的关键路径尽可能多。一般来说,计时
优化优化逻辑,分配最快
设计中最长路径的可用资源,
假设所有路径同样重要。在某些情况下,
fitter以密度优势换取速度优势。

全局定时优化是用户可控制的
实现选项模板。

崩溃的Pterm Limit:

如果发现一个更大、多级逻辑的路径延迟
函数不令人满意,尝试增加p项极限
参数以允许较大的函数展开。
进一步。例如,您可以尝试增加p项限制。
在重新安装fitter时达到50。

XC9500/XL设计的允许限值在2和90之间。

使用时序规范:

您可以通过您的设计输入时序规范。
要么是您的Schematic,要么是UCF文件。

可以使用时序控制以下路径类型
规格:

到输出端口的焊盘至焊盘延迟输入端口

寄存器设置时间输入端口到A的数据引脚
触发器,包括触发器设置
要求

将触发器的时钟引脚注册到数据寄存器
相同或不同的销钉
触发器,包括触发器设置
要求

时钟到触发器的输出延迟时钟引脚到输出
港口

有关如何使用时间的更详细说明
请参阅库指南
在线:
HTTP://Spop.xILIX.COM/Sputp/Labalay.HTM
点击适合软件版本的手册。

降低逻辑层次:

XC9500架构与大多数CPLD器件一样,是有组织的。
作为一个大的、可变大小的组合逻辑资源
(和数组和异或门)后面跟着寄存器。如果你
将组合逻辑放在设计中的寄存器之前
fitter将逻辑和寄存器映射到同一宏单元中。这个
寄存器的输出然后直接在输出端可用。
器件的引脚。但是,如果你把逻辑放在
寄存器和器件输出引脚的输出,单独的
宏单元必须用于执行逻辑,减少两者。
速度和密度的设计。

使用局部反馈:

默认情况下,XC9500/XL设计中的所有内部节点(那些
崩溃后保持)通过FAST连接路由
结构。还有更高速度的路由路径
从每个宏单元返回到同一个本地的输入
功能块。使用特定的局部反馈路径
设计中的节点,源逻辑和负载逻辑
节点上必须显式映射到相同的函数。
块。必须应用以下两个约束:

1。约束驱动功能和负载功能
使用LOC= FBNN属性的同一个功能块。

2。将时序规范应用于需要的路径
局部反馈路径(使路径不能满足)
使用FASTHONE路由延迟)。

提示:您可以在TimeSimto中指定1 ns的值
告诉fitter使用当地的反馈,即使fitter
会警告你它不能满足你的时间要求。

作为应用时序规范(第2)的替代,您
在设计中可以使用局部反馈选项
管理器。但是,这将允许本地反馈路径为
用于运行的设计中的任何其他内部节点
在两个被映射到同一个函数之间的函数之间
功能块。
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提问于 2018-07-29 14:47:11 +0800

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