F1.3/F1.4,XVHDL:I/O触发器未由VHDL综合器推断

描述

关键词:XVHDL、Meta MAMOR、I/O触发器、FF、IFD、IFDX

紧迫性:标准

一般描述:

XFHDL编译器的版本与Foundation F1.x一起,不推断I/O触发器。然而,下面描述的是2。
在设计中指定它们的用法:

1)使用MAP来执行等效函数。
2)分别对它们进行实例化。

解决方案

用基础6 .x,XVHDL推断I/O触发器在哪里
合适的。但是,使用Foundation F1.x,XVHDL只推断
CLB触发器。为了能够触发器
合并到IOBs中,实现了MAP程序
必须使用设计流程的阶段。


默认映射设置不是将触发器合并到
IOBs。若要在map中启用此选项,自定义模板是
必修的。

1。从设计管理器中选择实用工具&模板
管理器

2。选择新按钮并给您的自定义模板命名。

三。从模板窗口中选择模板并按
自定义按钮。

4。在程序名称选择框中,输入:MAP。
在“程序选项”选择框中,输入:

- PR I、O或B

(将内部触发器/锁存到输入(I)、输出(O)中,
或两者(b)IOB的类型)


5。点击OK按钮并点击模板管理器退出
关闭按钮。

6。在实现设计时,选择新创建的
模板在设计实现领域中的应用
实现选项窗口。

另一种方法是实例化:

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;
库元;
使用Meta。

实体测试
端口(时钟:在STDYLogic中;
MuxIin:在STDYLogic中;
MUXOUTE:输出STDYLogic);
属性抑制BUF:布尔型;
时钟的属性抑制BUF,MUXIIN:信号是真的;
结束测试;

测试内部架构

组件BUFG
端口(I):在STDYLogic中;
o:输出STDYLogic);
端部元件;

组件IFDX1
端口(CE):在STDYLogic中;
C:在STDYLogic中;
在STDYLogic中;
问:输出STDYLogic);
端部元件;

信号时钟:STDYLogic;

开始
U0:BUFG端口映射(I=& Gt;时钟,O= & Gt;ClcLogys);
U1:IFDX1端口映射(CE= & Gt;‘0’,C=& gt;ClcLogyS,D=& Gt;MuxIin,
q= & gt;MuxOUT);

内部结束;
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提问于 2018-07-29 14:46:33 +0800

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