如何在HDL(Verilog/VHDL)中实例化优化的NETLIST(XNF、EDIF、NGC、COREGEN、LOGIBLOX)文件?

描述


一般描述:

如何将优化的NETLIST(XNF、EDIF、NGC、COREGEN、LogiBLOX)实例化为SypPIDIL HDL流程中的黑箱?

解决方案


使用SythBuleBox属性指定实例化组件是一个黑箱(例如

只有它的接口被定义用于综合。



何时使用黑匣子:



Xilinx原始实例化



-用户设计的宏,其功能是在一个示意编辑器中定义的其他输入源。



注意:在同步化网表和预优化网表中使用的总线符号必须匹配。

请看(Xilinx解决方案4272)欲了解更多信息。在5×x中生成的EDF格式

总线符号与先前版本3和下面生成的XNF输出文件不同。



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V.〔3〕×5

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xNF~(b)& lt;γ& gt;

+--------------------------------------------+

ⅡEdfxxb(i)不使用“SythNoAlayApple”

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使用“SythNoAlayAtPixor”的EDFF x x B[i]

+--------------------------------------------+



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VHDL黑箱实例

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库IEEE;

使用IEEE.STDYLogiCy1164.ALL;

使用IEEE.STDLogLogic UNSIGNED;



实体Tythsx EX是

端口(CKNITE,CKEnFLUT:在STDYLogic中;

XCONTUOUT:OUT STDYLogLogic向量(9下降到0);

末端伸长;



Tythsx EX的建筑Xilinx



属性SythBrimeBox:布尔;



分量张量

端口(时钟:在STDYLogic中;

CKKYEN:在STDYLogic中;

QXOUT:输出STDLogLogic向量(9下降到0);

端部元件;

属性SythBixBox的十分之一:分量是真的;



开始



x计数器:十分之一端口映射(时钟=gt;

ClkEng=

QXOUT =





末端Xilinx;



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Verilog黑箱实例

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模块Tythsx EX(CKNTT,CKBULLID,XCONDOUT);

输入CKNITT;

输出[9:0] XCOUNTUT;



十进制计数器(.Calkt),CkkEnEn(CKL启用),

qyOUT(XCOUNTUT);



终端模块



模块十(时钟,CkkEn,QyOUT)/*综合SythBixBox B*//;

输入时钟;

输出[9:0] qyOUT;



终端模块
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提问于 2018-07-29 14:45:55 +0800

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