SyopSysFPGA /设计编译器-“错误:实体”AddioSub ub依赖于包“STDYLogiCyRiTH”,这是最近被分析的……

描述

关键词:LBR—28、OPT-100、仿真、库、设计软件

紧迫性:标准

一般描述:
当我为SyoPySe编译VHDL或Verilog设计时,发生以下错误:

“错误:实体'AddiSuffuub”取决于包的“STDyLogic”
最近进行了分析。
请重新分析“AddiSubIub”的源文件,然后再试一次。(LBR-28)
信息:编译异常终止。(OPT-100)

这个错误意味着什么?

解决方案

这个错误通常意味着设计软件和仿真库比当前版本的SyopSyS要老,而且它们需要重新编译。有关如何重新编译设计软件和仿真库的附加信息,请参阅(赛灵思解答1189).

这个问题的另一个可能原因是,“.SyopopsS.Dc.Stutter”文件中的DealEyDebug Syb和PosithCub库变量不一致。例如,如果定义了EngEySudioMyLIB和PosithIX库:

DeXeFixDeasyLB XDWH4000 0EX-PAT/PAST1/PATS2/XC400 0EX
FixTiCl库= {xDWS400 0E.SLDB标准



DeXeFixDeasyLB XDWH4000 0EX-PAT/PAST1/PATS2/XC400 0E
SimultI库= {XDWH4000 0Ex.SLDB标准


在第一种情况下,DevelopeXDevelopyLIB指向XC400 0EX XDW,但PosithCyb库指向XC400 0E.SLDB文件。

在第二种情况下,PosithCyb库是可以的,但是RealEyDeveloper-YLB指向XC400 0E XDW文件,而不是XC400 0X文件。请确保变量是一致的。在“$xILNX/SyopSys/Excel”中使用示例“.SypopysS.Dc.Stand”文件,确保XC400 0E路径和文件一起使用,或者确保XC400 0EX路径和文件一起使用。
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提问于 2018-07-29 14:44:16 +0800

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