XVHDL基础:如何在VHDL设计中使用回读

描述

关键词:基础,VHDL,XVHDL,元模,回读
紧迫性:标准

一般描述:

此解决方案中的信息记录文档如何
在基础XVHDL中添加读回符号


*请注意,解决方案略有不同取决于
是否正在使用XACTSTEP6或XACTSTEP M1软件。

解决方案

XACTSTEST6-使用回读
--------------------

请注意,当在VHDL实例化回读时,
必须在项目的xdm PRO文件中添加以下行
目录:

选项xnfMy-d & lt;PATHOTHOTAcActudio≫\VHDL\XLNXXLIB & LT;

BaseTooTyActudio.Gt是基础设施。
目录(C:\默认激活),& & lt;
XC4000,XC400 0E,XC5200。

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体rdkkTest:
端口(
CKKIIN:在STDYLogic中;
三叉神经:在STDYLogic中;
DATAXOUT:输出STDYLogic;
ReSuxOUT:输出STDY逻辑

结束RDB测试;

RBDKTEST的体系结构RDKTest-ARCH

组件读回
端口(CLK,TIG:在STDYLogic中;数据,RIP:OUT STDYLogic);
端部元件;

开始

U1:回读端口映射(CLK=& gt;CLKJIN,TIGG=& GT;
数据= & gt;DATAXOUT,RIP = & GT;RIPIOUT);

结束Rbktest-ARCH;

F1.x基础-使用回读
------------------------

-- F1.3/F1.4基础实例化回读符号的示例

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体rdkkTest:
端口(
CKKIIN:在STDYLogic中;
三叉神经:在STDYLogic中;
DATAXOUT:输出STDYLogic;
ReSuxOUT:输出STDY逻辑

结束RDB测试;

RBDKTEST的体系结构RDKTest-ARCH

组件RDCLK
端口(I:在STDYLogic中);
端部元件;

组件RDBK
端口(TIG:在STDYLogic中;数据,RIP:OUT STDYLogic);
端部元件;

开始

U1:RDCLK端口映射(I= & Gt;ClkIin);

U2:RDBK端口映射(TIGG=& Gt;TrimeIn,DATA=& GT;DATAXOUT,RIP= & GT;RIPIOUT);

结束Rbktest-ARCH;





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提问于 2018-07-29 14:41:16 +0800

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