SyopSysFPGA /设计编译器:如何在SyopOSE设计中约束I/O引脚(I/O引脚锁定)

描述

关键词:PIN,位置,锁定,约束,SyopSyS,FPGA编译器,
逻辑综合

紧迫性:标准

一般描述:

这个问题经常出现在你如何约束自己的问题上。
I/O到SyopSoC综合流程中特定的PAD位置。

实际上没有直接添加属性的支持。
然而,对于VHDL或Verilog NETLIST中的组件,可以使用以下技术之一来添加I/O位置约束
而是:

-从SyoPyScript编译脚本添加约束
-将约束添加到.UF文件(对于M1)约束
-向.cST文件添加约束(XACT)

-通过Xilinx约束编辑器(A1.5和以后)添加约束

解决方案


从SyopSype编译脚本中,可以使用以下命令
在编写实现网表之前:

StItAtgult& Lt;PotryNo.gt;“PADYLATE”-类型字符串“& L.PixNo.Gt;

这在XSI用户/接口指南PG5-15中详细说明。

您也可以使用.cST文件(xACT)或.uf文件(对于M1)
约束。可以找到有关这些语法的详细信息。
在Xilinx库的指导工具。

实际上没有直接添加属性的支持。
然而,对于Verilog网表中的组件,可以使用以下技术之一来添加I/O位置约束
而是:

-向.cST文件添加约束(XACT)
-将约束添加到.UF文件(对于M1)约束

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提问于 2018-07-29 14:38:17 +0800

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