M1 QuildHDL——我如何编译HDL SimPrimm、LogiBLOX、UNISIM和核心生成库(VHDL和Verilog)?

描述

关键词:QVHCOM、QVLCOM、QuildHDL、仿真、SimPRIM、LogiBLOX、UNISIM、VHDL、Verilog、VILIOG

紧迫性:标准

一般描述:
为了在M1中执行定时或后综合功能HDL仿真,必须编译Verilog和/或VHDL(VILL)SIMPRIM模型,以便在QuickHDL中使用。如果实例化的LogiBuxx和/或统一的库组件是行为仿真的,则必须编译LogiBuxx和/或UNISIM库。

解决方案

M1包括以下脚本,这些脚本自动编译Verilog和VHDL仿真模型,用于特定版本的QuickHDL:

$xilinx/Meuto/DATAB/Verilog/CixilyVeriloGuilbs.SH
$xilinx/Muto/DATAB/VHDL/COMPILYVHDLLILBS.SH

有关使用这些脚本的更多信息,请参见附带的自述文件。这些脚本应该由系统管理员运行。

注意:Verilog编译脚本只编译XC3000、XC400 0X(不是XC400 0E)和XC5200 UNISIM模型(M1.4和更高版本)。要为其他器件系列编译UNISM库,请参阅此应答记录的第2部分。

下面的信息主要用于参考。由于Qualor图形界面包含了QuildHDL的编译脚本,除非您希望编译未在Verilog编译脚本(例如XC400 0E或XC9500)中列出的家庭的UNISIM库,否则不需要下列指令,否则会出现编译脚本或NEE的问题。d执行部分库编译。

M1包含三种类型的HDL仿真库,并且核心生成器包含一个:

通用仿真原语的SimPrim-库
LogiBuxx仿真模型库
统一组件仿真模型(A1.4+)的UnISM-库
包含某些算术函数的XUL- CCOREN VHDL库

下面的说明指的是下列变量:

VeriloGoDestNe:编译Verilog库的位置
推荐设置:$xilinx/Meuto/DATAB/Verilog

VHDLL DESTNN -编译VHDL库的位置
推荐设置:$xilinx/Mtuto/DATAB/VHDL

如果希望逻辑库名称可用于所有设计,请将您的QueHDL环境变量设置为您的主QueHDL.IN文件的位置:

例如
StEnvQuasHDL $MGCKHON/LIB/QuHDHDLI

如果QHMAP运行时未设置快速HDL,则在本地完成逻辑库映射;因此,必须为每个新HDL设计运行所有QHMAP命令。

对于Verilog用户,需要执行的编译命令是:

西姆普里姆

QHLIB $ VelILGO
QHMAP SimPrim$VeliLogGestDest/SimPrimm
QVLCOM -工作SimPRIM $ Xilinx/Verilog /DATAB/*VMD

洛基布洛克斯

(无需)

UNISIM

QHLIB $ VeliLogGestDun/Un3000
QHMAP UNI3000 $ VeliLogGestDeN/UNI3000
QVLCOM -工作UNI3000 $ Xilinx/Verilog/SRC/Un3000/*v

QHLIB $VILIGORGESTEDN/UNI400 0E,不包括在编译脚本中
QHMAP UNI400 0E $ VeliLogGestDeN/UNI400 0E
QVLCOM -工作UNI400 0E $ Xilinx/Verilog/SRC/UNI400 0E/*.V

QHLIB $ VeliLogGestDun/UnI000 0x
QHMAP UNI400 0X $ VeliLogGestDeN/UNI400 0X
QVLCOM -工作UNI400 0x$ Xilinx/Verilog/SRC/UNI040X/*.V

QHLIB $ VeliLogGestDun/UNI5200
QHMAP UNI5200 $ VeliLogGestDeN/UNI5200
QVLCOM -工作UNI5200 $ Xilinx/Verilog/SRC/UNI5200/*V

QHLIB $VILIGORGESTEDN/UNI9000不包含在编译脚本中
QHMAP UNI9000 $VeliLogGestDun/UNI9000
QVLCOM -工作UNI9000 $ Xilinx/Verilog/SRC/UNI9000/*.V

为了VHDL语言用户,命令是:

西姆普里姆

QHLIB $ VHDLI DESTN/SIMPRIM
QHDMAP SIMPRIMM $VHDLI DESTN/SIMPRIM
QVHCOM -工作SimPRIM $ Xilinx/VHDL/SRC/SIMPRIMS/SimPrimeVPACGAG.VHD
QVHCOM -工作SimPRIM $ Xilinx/VHDL/SRC/SIMPRIMS/SimPrimeVoStudiv.VHD
QVHCOM -工作SimPRIM $ Xilinx/VHDL/SRC/SIMPRIMS/SimPrimthVITAL.VHD

洛基布洛克斯

QHLIB $ VHDLI DESTN/LogiBuxx
QHDMAP LogiBuxx
工作日志$Xilinx/VHDL/SRC/LogiBuilx/MVLUTILIVHD
工作日志$Xilinx/VHDL/SRC/LogiBuilx/MVL.VHD
工作日志$Xilinx/VHDL/SRC/LogiBuilx/LogiBuilx.VHD

UNISIM

QHLIB $ VHDLI DESTN/UNISIM
QHMAP UNISIM $VHDLI DESTN/UNISIM
QVHCOM -工作UNISIM $ Xilinx/VHDL/SRC/UNISIMS/UNISIMIVVPK.VHD
QVHCOM -工作UNIMSM $ Xilinx/VHDL/SRC/UNISIMS/UNISIMIVVCOV.VHD
QVHCOM -工作UNIMSM $ Xilinx/VHDL/SRC/UNISIMS/UNISIMU-VITAL.VHD
QVHCOM -工作UNIMSM $ Xilinx/VHDL/SRC/UNISIMS/UNISIMIVCFG4K.VHD

QHLIB $ VHDLI DESTN/UNISIMI5K
QHMAP UNISIMU5K $ VHDLYDEXN/UNISIMI5K
QVHCOM -工作UNISIMI5K $ Xilinx/VHDL/SRC/UNISIMS/UNISIMIVVPK.VHD
QVHCOM -工作UNISIMI5K $ Xilinx/VHDL/SRC/UNISIMS/UNISIMIVCOMP52K.VHD
QVHCOM -工作UNISIMI5K $ Xilinx/VHDL/SRC/UNISIMS/UNISIMU-VITAL.VHD
QVHCOM -工作UNISIMI5K $ Xilinx/VHDL/SRC/UNISIMS/UNISIMU-VITAL52K.VHD
QVHCOM -工作UNISIMI5K $ Xilinx/VHDL/SRC/UNISIMS/UNISIMIVCFG52K.VHD

磁芯发生器(COREGen必须从M1安装)

QHLIB $ VHDLI DESTN/XUL
QHMAP XULL VHDLL DESTN/XUL
QVHCOM - 87 -工作XUL$ COREGEN/IP/Xilinx/XUL/ULUTIUL.VHD

(注:$ CCOREGEN是指在系统上安装核心生成器的位置。)
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提问于 2018-07-29 14:37:32 +0800

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