FPGA配置:ASYNC PYPH模式,当完成时,RDY/BSY状态保持较低。

描述

一般描述:

当通过异步外围模式配置器件时,

当完成引脚保持低时,RDY/BSY引脚仍然有效吗?

停机启动和运行?

解决方案

RDY/BSY引脚是活动的,直到I/O的释放。用

默认的MaxBIT或BITGEN选项,I/O的发布

完成销后释放。因此,如果完成引脚保持低

(SyncToDone启用,见下面的评论)然后

RDY/BSY引脚仍然是活跃的。

然而,RDY/BSY引脚将不表示BSY(BSY=0)。

因为完成引脚正在帮助低。RDY/BSY引脚将

仅指示BSY,如果FPGA正在序列化8上的数据

用于配置的位数据总线。如果做得很低,但是

没有数据写入总线,那么RDY/BSY将指示

RDY。

SyncToDone:

夹持销低,可停机启动和运行

只有在CAMBIT或BITGEN中启用SyctoRoad选项。

如果SyncToDone没有设置,那么FPGA将不监视

已完成引脚的外部状态,它将释放完成引脚。

配置结束并继续启动是否

已完成的引脚是外部保持低或不。

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提问于 2018-07-29 14:37:07 +0800

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