如何使用XCYLoC(Verilog/VHDL)在HDL中锁定I/O引脚?

描述

关键词:Verilog,VHDL,Synplify,I/O引脚,同步性,LOC

紧迫性:标准

一般描述:
如何使用SypLITY的SypLIPIDEN在HDL中锁定I/O引脚?

解决方案

将I/O位置分配到HDL中——VHDL代码

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体IOBLROCKEXEX是
端口(CLK):在STDYLogic中;
A,B:在STdLogLogic向量(3下降到0);
O:StdLogLogic向量(3下降到0);

属性xcLoC:字符串;
CLK的属性XCL LoC:信号是“P13”;
信号的属性XCYLoC是:“P19,P20,P23,P24”;
B的属性xcLoC:“p25,p26,p27,p28”;
O信号的属性xcLoC是“p48,p49,p50,p51”;
末端异物;

IOBL OrthyEX的Xilinx架构

信号Q:STdLogLogic向量(3下降到0);

开始
U0:过程(CLK)
开始
如果(CLK'事件和CLK = '1’)
q& lt;
如果结束;
结束过程;

--在这里插入用户的应用程序
o和l=;q和b;

末端Xilinx;

SDC
供应商特定的约束在.sDC文件中传递。

定义属性CLK XCYLoC“P13”
定义属性{a[3:0] } xcLooc“p19,p20,p23,p24”
定义属性{b[3:0] } xcLooc“p25,p26,p27,p28”
定义属性{o[3:0] } xcLooc“p48,p49,p50,p51”

将I/O位置分配到HDL——Verilog代码

模块IOBLROCKEX EX(CLK,A,B,O);
输入CLK/*综合xcLoC=“p13”*/;
输入[3:0] a/*综合xcLoLc=“p19,p20,p23,p24”*//;
输入[3:0] b/*综合xcLoLc=“p25,p26,p27,p28”*//;
输出[3:0] o/*综合xcLoLc=“p48,p49,p50,p51”*//;

Reg [3:0] q;

总是@(POSEDGE CLK)
开始
q& lt;
结束

//令牌逻辑
分配O=Q和B;

终端模块

注:在SpuliTys/SypLimePro中,LOC约束写入NCF文件中。请确保在您的Xilinx实现项目目录中包含NCF文件,以确保正确的注释。

还要注意:SypLIST的XCYLoC将被写入EDIF网表。由于“xcLooc”属性是一个SypLimeTimes约束,实现工具将安全地忽略它。

-请参阅(赛灵思解答8055)对于LOC/RLOC实例化的Xilinx原语到CLB的一个例子。
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提问于 2018-07-29 14:35:08 +0800

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