V1.4.0核心发生器:基础示意流程

描述

关键词:DSP、CCOREGEN、核心发生器、基础、CCOREN、CONGEN

紧迫性:标准

如何使用基础生成核心生成器模块
示意流程。

解决方案


1)新建项目或从现有项目中选择
基础项目管理器。COREGEN生成的文件
将自动复制到选定的项目目录中。

2)从开始菜单中开始CaleGEN,并从菜单选项-GT输出
格式,选择以下选项:

输出选项:

-基础符号
XNF网表

3)检查在选项-&系统选项下是否正确设置了所有路径。
如果没有正确设置一个或多个路径,则可以在此处修改它们。
窗口。

4)通过双击图标来选择要生成的模块。

5)对于每个模块,数据表是可用的。点击绿色和黄色
标记为“SPEC”的图标以访问数据表。模块功能描述
包含在数据表中。

6)填写核心发生器中描述的字段
参数部分的数据表并点击生成。

7)一个基础符号和一个Xilinx网表文件(.xnf)将
被创造。

-符号自动复制到活动项目中。
目录,并可以从
选择文件后的符号菜单-gt;更新库
基础图解编辑器窗口。

- XNF文件也被复制到Active项目目录中。
以及COREGEN工作目录。

8)可以将模块符号添加到顶层示意图中
像其他任何符号一样。仿真编译流程
与标准统一库流相同(M1或
XACT)。

请参阅基础网上文档
进一步的信息。

***概念用户(不使用协同):

下载补丁1, 2, 3,4和5:

(PICXILFLASH,XILNET列表,PICTooS,XILVILILGLIB,
和XiReistTLIB。

仅**作曲家和作曲家/协同用户:

下载补丁3,4,和6

(PICTooS,XILVILIGLIB,XICORILILB)。

注:作曲家LIBS不包括4000 E或5200支持。

仅** Verilog用户:

如果您使用的是ES verilog接口,

1)您应该使用NETLister-FuffNx,TimeNETX,
Xnf2Velilg和Xilinx 5.2.1CD的XCDSPRIP
包含这些程序的最新版本。

2)下载4、提取和拷贝
/ /共享/库/ Xilinx/Verilog*到$xilinx/DATA。

如果您使用的是Cadence Verilog接口
Cadence和你正在做的Verilog输入和仿真
只下载第1、第2、第3、第4。
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提问于 2018-07-29 14:27:01 +0800

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