如何使用XCXFAST属性改变输出转换速率?

描述

关键字:SypLIFIST、SDC、Verilog、VHDL、XCI FAST、XCHILAST、FAST

紧迫性:标准

一般描述:
如何使用XCXFAST属性改变输出转换速率?

默认情况下,每个输出缓冲器的转换速率降低到
在切换非关键信号时最小化功率总线瞬变。
对于临界信号,将FAST属性附加到输出基元,
输出焊盘,在UCF文件中的双向焊盘。或者,通过同步化,
在HDL或SDC文件中应用XCYFAST。

使用此属性可减少输出驱动程序的转换时间
增加了系统中的噪声。Spple提供一定的
将属性传递到Xilinx的实现网表中的属性
影响输入设置时间和输出转换的位置和路径
你的I/O时间。

解决方案

S.SDC

ExtPuthPosixNo.G.xCyFAST 1

/ Verilog

模块FASTHEX(CLK,DIN,QYOUT);
输入CLK;
输入[3:0] din;
输出[3:0] QyOUT/*综合xCyFAST=1 */;

Reg [3:0] QuOUT;

/D触发器
总是@(POSEDGE CLK)
qyOUT & lt;=din in;

终端模块

——VHDL语言

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;
库同步化;
使用SypIFIF.AtvestTo.ALL;

实体FASTXEX是
端口(CLK):在STDYLogic中;
DIIN:在StdLogLogic向量(3下降到0);
QXOUT:输出STDLogLogic向量(3下降到0);
QXOUT属性xCXFAST:信号为真;
结束FASTHEX;

FASTHEX的体系结构Xilinx

开始

D触发器
过程(CLK)
开始
如果上升沿(CLK),那么
qyOUT & lt;=din in;
如果结束;
结束过程;

末端Xilinx;
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提问于 2018-07-29 14:25:58 +0800

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