FPGA /Design编译器:有时不使用RealeScript脚本翻译StyFalesePosie/StIdMax延迟

描述

关键词:FPGA编译器,3.5A,3.4B,1997.01,WrreEx脚本,DC2NCF,SETIX Max延迟,StIyFalsEythPiess

紧迫性:标准

一般描述:

在FPGA编译器V3.4B、V3.5A和V197.01运行RePuffyFPGA命令之后,在SyopShell外壳环境中删除在“编译”之前执行的SETXMax延迟和StIyFalsEXPATH约束。在RePrest-FPGA之后执行RealeScript脚本时,
在ReopyTyFPGA之前执行的任何SythFaleSyPATH或SETXMax延迟约束将从SyoPoSe环境中删除;WreWEXcript脚本转换用户设置的所有时序约束。但是,RePuffyFPGA删除了SETXMax延迟和StIyFalsEyPipe路径
约束,因此,由RealeScript脚本创建的.DC文件
将丢失约束。

解决方案

解决方法是重新应用SETXMax延迟。
和StIyFalsEyPiess路径约束,在RePosiff-FPGA之后
命令,然后在运行RealEthScript命令之前。

关于编译策略的使用,只是重新应用
StIdMax延迟和StIyFaleSePiess路径约束
由于端口、时钟和
用于原始SETMAX Max延迟的单元
由于不存在
通过编译优化。重新应用SETIX Max延迟
将StIyFalsEyPiess约束转换为
一个有效的.ncf文件,如果在.lt中使用的名称是:
列表是单元格/顶级端口名称,它们由
报告端口、ALL时钟、ALL寄存器、所有输入和ALL输出
命令,这些命令是在unGun-Out-FLUTIN命令之后执行的。

报告端口、ALL时钟、ALL寄存器、ALL输入和ALLH输出都是命令。
在FPGA编译器v3.4b、v3.5a和v197.01中使用
Currnty设计设置为层次结构的顶层,使用
RePrimePoT获取所有顶级端口的列表;
FPGA编译器中的“顶级端口”相当于
垫在从:到TimeScript命名。用
CurrnTyl设计设置为
ALL时钟命令将列出所有的时钟。
由CealthyCalk定义。ALL寄存器列表
所有寄存器、锁存器和
同步/双端口RAM的ALL寄存器列表
所有寄存器、锁存器和实例化的
同步/双端口RAM的全部
等级名称。将Currntl设计集设置为顶层,
ALLION输入列出了所有IN端口的IN或ION的方向。
使用CurrnTyDead设计集到顶级,ALLY输出列表
所有的顶级端口都有一个向外的方向。

Verilog RunScript的应用实例
StIdMax延迟和StIyFalsEXY路径约束:

读-F verilog文件1.V
读-F verilog文件2.v
.
.
阅读-F verilog文件v

StIdPurthIsIdPad“*”
插入垫

*设置时序约束*/
创建时钟…
设置最大延迟
塞特法尔赛路径

编译
替换FPGA

不分组-全平
/*重新应用时序约束*//

全时钟
全寄存器
全部输入
全输出
StIdMax延迟…
设置…
RealEthScript &“Top.dc”
SH DC2NCF“顶部直流”
出口

VHDL RunScript的应用实例
StIdMax延迟和StIyFalsEXY路径约束:

分析VHDL文件1.VHD
分析VHDL文件2.VHD
.
.
精心制作的实体

StIdPurthIsIdPad“*”
插入垫

*设置时序约束*/
创建时钟…
StIdMax延迟…
设置…
延迟输入…
延迟输出…

编译
替换FPGA

不分组-全平
/*重新应用时序约束*//
报告端口
全时钟
全寄存器
全部输入
全输出
StIdMax延迟…
设置…
RealEthScript &“Top.dc”
SH DC2NCF“顶部直流”
出口
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提问于 2018-07-29 14:22:34 +0800

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