SyopSys:如何强制IOB非延迟锁存器或触发器?

描述

关键词:52004000,SimopSes,延迟

紧迫性:标准

一般描述:

XC400 0E/EX/XL IOB触发器和锁存器之间有一个延迟块。
外部引脚和D输入。XC5200 IOB也提供了可Program的
延迟元件来控制输入设置时间。此延迟防止任何可能。
如果你有一个时钟信号也会进入
器件和时钟输入触发器或锁存器。您可以删除此延迟
具有NoTror属性。NoTror属性减少设置时间。
要求,并介绍了一个小的保持时间。

解决方案

对于XC400 0E/EX/XL,可以通过实例化A来删除默认延迟。
具有NoTror属性的触发器或锁存器。输入触发器或锁存器
具有一个f后缀有一个分配给该单元的NoTror属性。例如,
组件IFDYF或ILDY1F消除此延迟,因为这些单元包括
NoTror属性。

然而,由于XC5200 IOB不包括触发器或锁存器。这个
XC5200系列提供从每个IOB到寄存器中的直接连接。
相邻CLB以仿真IOB寄存器。您可以删除默认值
通过用一个NoTror属性实例化一个IGBF来延迟。成分IFFF
具有分配给单元格的NoTror属性。

--XC5200—VHDL代码
实例化一个iBFF

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体IFDYEX是
端口(CLK,A,B:在STDYLogic中;
o:输出STDYLogic);
结束IFDYEX;

IfdEX的建筑Xilinx

组分
端口(I):在STDYLogic中;
o:输出STDYLogic);
端部元件;

信号AAiTn: STDYLogic;
信号Q:STDYLogic;

开始
U0:Iffff端口映射(I=& gt;a;
O= & Gt;AAIt);

过程(CLK)
开始
如果(CLK'事件和CLK = '1’)
q& lt;
如果结束;
结束过程;

--令牌逻辑
o和l=;q和b;

末端Xilinx;


5200——运行VHDL编译脚本的例子:

部分= 5202PC84-3
顶部= IFDPEX

分析-格式VHDL top +“.vHD”
精心制作的陀螺

StIdPurthIsIdPad“*”
Posil IsPad的属性
插入垫

TuxOntTouTouffu0

编译

StIy属性顶部“部分”-类型字符串部分

写格式XNF-层级-输出顶部+“.xxnf”

//XC400 0E/EX/XL - Verilog代码
/实例化IFDYF

模块IFDQEX(CLK,A,B,O);

输入A;
输入B,CLK;
输出O;

钢丝Q;

IFDYF U0(q(q),d(a),c(CLK));

//令牌逻辑
分配O=Q和B;

终端模块


XC400 0E/EX/XL——编译Verilog示例的运行脚本:

部分=43EPC84-1
顶部= IFDPEX

读-格式verilog top +“v”

StIdPurthIsIdPad“*”
插入垫

TuxOntTouTouffu0

编译

替换FPGA

StIy属性顶部“部分”-类型字符串部分

写格式XNF-层级-输出顶部+“.xxnf”

--XC400 0E/EX/XL—VHDL代码
--实例化IFDYF

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体IFDYEX是
端口(CLK,A,B:在STDYLogic中;
o:输出STDYLogic);
结束IFDYEX;

IfdEX的建筑Xilinx

分量IFDYF
端口(D,C:在STDYLogic中;
问:输出STDYLogic);
端部元件;

信号Q:STDYLogic;

开始
U0:IFDYF端口映射(q= & gt;q,
D=&
C=& gt;CLK);
--令牌逻辑
o和l=;q和b;

末端Xilinx;


XC400 0E/EX/XL——编译VHDL实例的运行脚本:

部分=43EPC84-1
顶部= IFDPEX

分析-格式VHDL top +“.vHD”
精心制作的陀螺

StIdPurthIsIdPad“*”
插入垫

TuxOntTouTouffu0

编译

替换FPGA

StIy属性顶部“部分”-类型字符串部分

写格式XNF-层级-输出顶部+“.xxnf”

//XC5200—Verilog代码
/实例化一个iBFF

模块IFDQEX(CLK,A,B,O);

输入A;
输入B,CLK;
输出O;

线材;
Req;

iBFIFF U0(I(A),O(AAI It));

总是@(POSEDGE CLK)
开始
q& lt;
结束

//令牌逻辑
分配O=Q和B;

终端模块


XC5200——用于编写Verilog示例的运行脚本:

部分= 5202PC84-3
顶部= IFDPEX

读-格式verilog top +“v”

StIdPurthIsIdPad“*”
Posil IsPad的属性
插入垫

TuxOntTouTouffu0

编译

StIy属性顶部“部分”-类型字符串部分

写格式XNF-层级-输出顶部+“.xxnf”
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-29 14:12:23 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它