FPGA配置-外部下拉的大小需要创建一个逻辑Low。

描述

有时可能需要将外部下拉电阻器附加到FPGA用户I/O以抵消内部上拉电阻,并且在配置期间确保逻辑低信号(内部上拉是活动的)。什么尺寸下拉是必要的,以确保逻辑低?

解决方案

对于模式引脚,建议2.7千欧姆的最大电阻。对于I/OS,应用程序可能还有其他考虑事项。一个典型的值是3.3千欧姆,如下所示。

鉴于XC5200和XC4000系列的内部上拉电阻的最小阻抗被称为

20千欧姆,Vcc=5V,V(IL)max=0.8V。

一个简单的电压分方程揭示:

V1= V(R1//(R1+R2))

哪个是

0.8=5(R1//(R1+ 20000))

结果

R1=3.8千欧姆

外部下拉电阻阻抗为3.8千欧姆或更少应确保在配置过程中逻辑低。

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提问于 2018-07-29 14:05:06 +0800

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