SypReTy-如何使用SysIsCielt属性指定BrimeBox上的时钟端口?

描述

关键字:同步化、Verilog、VHDL、SythiSIS时钟、BUFG、时钟

紧迫性:标准

一般说明:如何使用SythIsCalm属性指定
在黑匣子上作为时钟的端口?

解决方案

SynIsCielt属性指定黑盒上的端口是时钟,甚至
虽然SypLIST不会将端口名称识别为时钟。(识别姓名)
分别是:CLK,RCLK和WCLK。

时钟缓冲器将在适用时插入到顶层。

请看(Xilinx解决方案2713)有关申报黑匣子的信息
内部同步化。

Verilog:
--------------

-----分块黑盒:

模块块A(MyCLK,RST,A,B,AOU-OUT)/*综合BiLyBox B*//;
输入MyCLK/*综合SythIsCAML= 1×*/;
输入RST,A,B;
输出AOUT;

终端模块

-----B块黑匣子:

模块块B(MyCLK,RST,C,D,AOUT,Z)/*综合BiLyBox B*//;
输入MyCLK/*综合SythIsCAML= 1×*/;
输入RST,C,D,AOU-OUT;
输出Z;

终端模块

-----顶层描述:
模块示例(MyCLK,RST,A,B,C,D,Z);
输入MYCLK,RST,A,B,C,D;
输出Z;

钢丝拉出;

块状A U1(MyCLK,RST,A,B,AOU-OUT);
块状B U2(MyCLK,RST,C,D,AOUT,Z);

终端模块

VHDL:
----------

-----子块描述:

库同步化;
使用SypIFIF.AtvestTo.ALL;
库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体SyrBBAXEX1是
端口(
MyCLK,RST,A,B:在STDYLogic中;
AXOUT:输出STDYLogic;
MyCLK的属性SythIsCalk:端口为真;
结束实体;

SilyBBAXEX1的体系结构Xilinx

Xilinx的属性Brilybox:建筑是真实的;

开始

末端Xilinx;


-----分块B描述:

库同步化;
使用SypIFIF.AtvestTo.ALL;
库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体层次结构BBBXEX1
端口(
MyCLK,RST,C,D,AXOUT:在STDYLogic中;
Z:输出STDYLogic;
MyCLK的属性SythIsCalk:端口为真;
结束实体;

HyilyBBBXEX1的体系结构Xilinx

Xilinx的属性Brilybox:建筑是真实的;

开始

末端Xilinx;


-----顶层描述:

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体顶部
端口(
MyCLK,RST,A,B,C,D:在STDYLogic中;
Z:输出STDYLogic;
结束实体;

顶层建筑

组件层次BBAXEX1
端口(MyCLK,RST,A,B:在STDYLogic中;
AXOUT:输出STDYLogic;
端部元件;

组件层次BBBXEX1
端口(MyCLK,RST,C,D,AXOUT:在STDYLogic中;
Z:输出STDYLogic;
端部元件;

信号AXOUT:STDYLogic;

开始

U1:SeliBBBAXEX1
端口映射(MyCLK,RST,A,B,AOU-OUT);
U2:Selier-BBBXEX1
端口映射(MyCLK,RST,C,D,AOUT,Z);

末端Xilinx;
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-29 14:04:13 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它