FGPA Express -我如何使用/实例化FPGA IOPS中的上拉或下拉?

描述


一般描述:

我如何使用/实例化FPGA iOBS中的上拉或下拉?

解决方案


在实现设计之后,可以指定拖拉或拖拉。端口的上拉或下拉只能在约束GUI中指定。



1。在FPGA Express中实现设计后,右击项目窗口中实现的设计,并选择“编辑约束”来生成约束窗口。



2。端口显示将列出所有外部引脚的设计。在此显示中,选择对应于正在寻找的PIN的“电阻”列。然后,选择你想要的电阻类型,要么是上拉,要么是下拉。



三。关闭约束窗口并优化实现。



(注意:在VelTeX器件中还没有为约束编辑器中的上拉、下拉和保持器提供支持。为解决此问题,请在下一个解决方案中描述HDL代码中的这些组件。如果在端口上应用电阻器组件,也必须实例化I/O组件(OBUFT、OFD等)。



在HDL代码中也可以实例化上拉或下拉。可以用内部逻辑实例化拉引器,可以为外部引脚实例化上拉或下拉。



VHDL示例(带有iBF和AND函数)



库IEEE;

使用IEEE.STDYLogiCy1164.ALL;

使用IEEE.STDLogLogic;

使用IEEE.STDLogLogic UNSIGNED;



实体PulpLug检验

端口(A):在STDYLogic中;

在STDYLogic中;

C:输出STDYLogic;

端部脉冲试验;



PulpLug试验的建筑行为



元件拉起

端口(

o:输出STDYLogic);

端部元件;





组件总线

端口(

O:走出困境;

I:在Stdululoic中;

端部元件;



信号您好:STDYLogic;

信号中间:STDYLogic;





开始



U1:上拉端口映射(O=& GT;Hello);

U2: IGBF端口映射(I=& Gt;Hello,O= & GT;中间);

U3:C& LT=(中、B);

你好& lt;



结束行为;





Verilog示例:



上拉U1(O(信号));



注:

下拉式只能用于外部I/O.

上拉可以与外部I/O或内部逻辑一起使用,例如三态(BUFT、BUFE)或开路漏极(译码、棒和WORD)元件。如果在无法合法使用的情况下实例化拖发器,FPGA Express将不会将它们写入XNF文件中。

对于(或允许)XC9500设计不需要上拉。



重要的是要注意,你不能直接用一个上拉来驱动一个输入端口。因此,如果希望在输入端口上放置上拉,则必须创建由该输入端口驱动的临时信号,并在上拉端口映射中使用临时信号。



VHDL示例,在输入A上放置上拉



实体测试

端口(A):在STDYLogic中;

B:走出StdLogic;

结束测试;



测试的体系结构RTL



元件拉起

端口(O:输出STDYLogic);

端部元件;



信号温度:STDYLogic;



开始



温度;



U1:上拉端口映射(O= & GT;TEMP);
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提问于 2018-07-29 13:59:41 +0800

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