FPGA配置——CCK不在主模式下切换

描述

在上电或程序引脚切换到低电平之后,配置失败。完成了留下Low。init高,保持高。Cclk不动。

解决方案

一个可能的原因是模式引脚没有正确设置。在配置后使用模式引脚作为I/O,使用模式引脚上的下拉电阻,并验证它们在配置期间处于逻辑低电平。建议的下拉电阻值为1K至2.3K欧姆。这抵消了15K-150 K欧姆的内部上拉。如果使用较弱的下拉电阻器,那么引脚处的电压可以超过最大低电压阈值,并且被解释为逻辑高电压。

可以简单地将模式引脚连接到VCC或GND。

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提问于 2018-07-29 13:57:29 +0800

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