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LATTICE FPGA 发现资源用多iddr接收到的数据异常,应该怎样解决?

发现资源用多iddr接收到的数据异常,应该怎样解决?iddr的时钟需要加约束吗?不是所有iddr都有问题,现在屏蔽了7个iddr,是ok的。8个全开,iddr收到数据不正常。

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评论

@yinhk 应该不会。因为我有一个网口测试工程,8个网口全开的是正常的。现在这个工程和之前测试工程的差别别就是模块多了,全功能版。在这个全功能版本的基础上屏蔽7个网口,只留一个网口,那么这个也是正常的。如果是窜扰,那么测试版本也应该有错

ii1397 头像ii1397 ( 2017-10-22 15:01:36 +0800 )编辑

@ii1397 输出口呢?也是全部打开的。41mhz?尝试把输出的电流调小一点

yinhk 头像yinhk ( 2017-10-22 15:02:19 +0800 )编辑

@yinhk 输出,输入是同时实用的。输出oddr全部正常, 对方是收到我通过oddr发送的数据的, 会不会是时序问题・_・?41mhz?是指什么?ddr时钟,我们是用125m。

ii1397 头像ii1397 ( 2017-10-22 15:03:41 +0800 )编辑

@ii1397 逻辑资源用多了有问题的话,一般两种可能,时序,另外一个是功耗上来以后,影响电源,所以建议所有输出io,的电流都调小试试

yinhk 头像yinhk ( 2017-10-22 15:04:44 +0800 )编辑

@yinhk 调小多少?

ii1397 头像ii1397 ( 2017-10-22 15:05:16 +0800 )编辑
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