Verilog XL:在Verilog仿真中指定多个库

描述

关键词:多重Verilog库仿真

紧迫性:标准

一般描述:
可以使用Verilog仿真指定多个库
“USELB指令”,但在Cadence OpBook中的过程
在线文档需要一些澄清。

解决方案

声明要用A搜索的多个库
单一的USELB指令。

对于可读性,每个宏可以用A定义。
“定义文本宏:

时间刻度1纳秒/ 100 ps

定义SIMPLICS dir=/Trave/Xilinx/Verilog/SRC/SIMPPLS LBEXT==V
定义UNISIMS DRI/TooS/Xilinx/Verilog/SRC/UNIMSILBEXTEX=

USEIB’SIMPREMs’UNISIMS

Verilog从左到右扫描指定的库,以及
报告已按顺序读取指定的库。
明确规定。

或者,可以指定每个库的路径。
明确如下:

'USELB DIR/TooS/Xilinx/Verilog/SRC/SIMPPLS LBEXT==V
DIR=/Trave/Xilinx/Verilog/SRC/UNIMSILBEXTEX=

希望指定的所有库必须在同一行上。注释
在结尾处使用“\”行连续字符。
第一行,它告诉解释器连接下一行。
与前一个。

也可以使用-Y在命令行模式下执行此操作。
选项如下:

假设您在目录LIb1和LIb2中有库,以及
这些库中的扩展分别是“.v”和“.VPD”。
若要在Verilog命令行上指定两个库,请
将以以下方式调用Verilog XL:

Verilog -LIb1-y LIb2+LBEXT+.V+.VPD&L.其他Verilog选项& GT;

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提问于 2018-07-28 22:16:03 +0800

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