基础模拟器-宏输出始终是“Z”在模拟过程中。

描述

关键词:基础、模拟器、Z、输出

紧迫性:标准

问题描述:
在模拟过程中,用户创建的宏的输出总是“Z”(示意性探针)。
是黄色的)。

解决方案

(注意:以下解决方案仅适用于模拟器的版本1.17,这是
装运基础为0.0.0)。

如果宏符号上的PIN名称以小写方式写入,则可能发生这种情况。这个
模拟网表将所有网名转换为大写字母,但保留符号名。
小写字母。基础逻辑模拟器是区分大小写的,因此连接丢失。
在符号引脚和底层网名之间。

在加载模拟网表时,将在项目中显示以下消息
管理窗口:

SIM:找不到对应的终端引脚。
更改为标签
SIM:节点:AIin
SIM:节点中没有输入

选择符号并选择选项-gt;符号编辑器。将PIN名称更改为全部
大写字母。

如果宏符号引脚被定义为被动的,这可能发生。

-选择符号并选择选项-gt;符号编辑器。(PIN描述出现在
编辑器窗口的左下部分。
-如果任何引脚是PAS类型,选择PIN。上面列出了PIN名称、方向和形状。
符号图形。
-使用下拉菜单将PIN类型更改为IN、OUT或HIZ(用于3态输出)。

(以下适用于基金会F1.X模拟器)

如果宏是由VHDL或阿贝尔代码生成的,则端口名称(PIN name)具有长度。
局限性。

1。总线名称lt=9个字符长
2。信号名称lt=14个字符长

当VHDL代码具有超过该长度的端口名称时,宏中的PIN名称将
仅包含9个或14个字符(即,BunAtMeTest: Out-StdLogLogic向量(2下降到0);
在宏符号中,PIN名称更改为BunMeTeM[2:0]。

由于PIN名称在宏中发生更改,所以在PIN名称之间的连接将丢失。
以及潜在的信号。

在加载模拟网表时,您将在项目管理器中看到以下消息
窗口:

找不到对应的终端引脚
终端将被更改为标签。

为了解决这个问题,在VHDL/阿贝尔代码中限制PIN名称的长度。
以上规定。

(以下仅适用于在带注释的网表上执行的时序仿真)
3K器件):

NGD2EDF,创建用于时间模拟的后加注释网表的实用程序可能会失败。
连接网表中的信号。这可以通过查看TimeSmith.EDN文件来确认。

若要纠正此问题,请在“实现”下更改以下仿真设置
选项“:”

-联合检查“与输入设计相关。”
-检查“保存层次结构”选项。

新的网表应该正确地发送信号。
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提问于 2018-07-28 22:11:00 +0800

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